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參數(shù)資料
| 型號： | uPSD3234AV-24T1T |
| 廠商： | 意法半導體 |
| 英文描述： | Flash Programmable System Devices with 8032 Microcontroller Core |
| 中文描述： | 閃存可編程系統(tǒng)設備與8032微控制器內(nèi)核 |
| 文件頁數(shù)： | 150/170頁 |
| 文件大小： | 2717K |
| 代理商： | UPSD3234AV-24T1T |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁當前第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁
uPSD3234A, uPSD3234BV, uPSD3233B, uPSD3233BV
150/170
Table 123. External Data Memory AC Characteristics (with the 5V MCU Module)
Note: 1. Conditions (in addition to those in
Table 112., page 140
, V
CC
= 4.5 to 5.5V): V
SS
= 0V; C
L
for Port 0, ALE and PSEN output is 100pF;
C
L
for other outputs is 80pF
Symbol
Parameter
(1)
40MHz Oscillator
Variable Oscillator
1/t
CLCL
= 24 to 40MHz
Unit
Min
Max
Min
Max
t
RLRH
RD pulse width
120
6t
CLCL
– 30
ns
t
WLWH
WR pulse width
120
6t
CLCL
– 30
ns
t
LLAX2
Address hold after ALE
10
t
CLCL
– 15
ns
t
RHDX
RD to valid data in
75
5t
CLCL
– 50
ns
t
RHDX
Data hold after RD
0
0
ns
t
RHDZ
Data float after RD
38
2t
CLCL
– 12
ns
t
LLDV
ALE to valid data in
150
8t
CLCL
– 50
ns
t
AVDV
Address to valid data in
150
9t
CLCL
– 75
ns
t
LLWL
ALE to WR or RD
60
90
3t
CLCL
– 15
t
CLCL
+ 15
ns
t
AVWL
Address valid to WR or RD
70
4t
CLCL
– 30
ns
t
WHLH
WR or RD High to ALE High
10
40
t
CLCL
– 15
t
CLCL
+ 15
ns
t
QVWX
Data valid to WR transition
5
t
CLCL
– 20
ns
t
QVWH
Data set-up before WR
125
7t
CLCL
– 50
ns
t
WHQX
Data hold after WR
5
t
CLCL
– 20
ns
t
RLAZ
Address float after RD
0
0
ns
相關PDF資料 |
PDF描述 |
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