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參數(shù)資料
| 型號： | UPD78P4038YGC |
| 廠商： | NEC Corp. |
| 英文描述： | RECTIFIER BRIDGE 1.5A 800V 40A-ifsm 1.1V-vf 5uA-ir KBP 35/TUBE |
| 中文描述： | 16/8-BIT單片機 |
| 文件頁數(shù)： | 38/72頁 |
| 文件大小： | 435K |
| 代理商： | UPD78P4038YGC |
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μ
PD78P4038Y
38
SERIAL OPERATION
(T
A
= –40 to +85
°
C, V
DD
= +2.7 to 5.5 V, AV
SS
= V
SS
= 0 V)
(1) CSI
Remarks 1.
The values in this table are those when C
L
is 100 pF.
2.
T
:
Serial clock cycle set by software. The minimum value is 16/f
XX
.
3.
f
XX
:
Oscillator frequency
(2) I
2
C
Unit
ns
μ
s
ns
μ
s
ns
μ
s
ns
ns
ns
ns
Parameter
Serial clock cycle time (SCK0)
Serial clock low-level width
(SCK0)
Serial clock high-level width
(SCK0)
SI0 setup time (to SCK0
↑
)
SI0 hold time (to SCK0
↑
)
SO0 output delay time
(to SCK0
↓
)
MIN.
10/f
XX
+ 380
T
5/f
XX
+ 150
0.5T – 40
5/f
XX
+ 150
0.5T – 40
40
5/f
XX
+ 40
0
0
MAX.
5/f
XX
+ 150
5/f
XX
+ 400
Conditions
Input
External clock
When SCK0 and SO0 are CMOS I/O
Output
Input
External clock
When SCK0 and SO0 are CMOS I/O
Output
Input
External clock
When SCK0 and SO0 are CMOS I/O
Output
CMOS push-pull output
(3-wire serial I/O mode)
Open-drain output
(2-wire serial I/O mode), R
L
= 1 k
Symbol
t
CYSK0
t
WSKL0
t
WSKH0
t
SSSK0
t
HSSK0
t
DSBSK1
t
DSBSK2
Parameter
SCL clock frequency
Time to hold low SCL clock
Time to hold high SCL clock
Data hold time
Data setup time
Rise time of SDA or SCL
signal
Fall time of SDA or SCL signal
Load capacitance of each bus
line
Symbol
f
SCL
t
LOW
t
HIGH
t
HD
; DAT
t
SU
; DAT
t
R
t
F
Cb
Unit
kHz
μ
s
μ
s
ns
ns
ns
ns
pF
I
2
C Bus in Standard Mode
f
XX
= 4 to 32 MHz
MIN.
MAX.
0
100
4.7
4.0
300
250
1,000
300
400
I
2
C Bus in Standard Mode
f
XX
= 8 to 32 MHz
MIN.
MAX.
0
400
1.3
0.6
300
900
100
20 + 0.1Cb
300
20 + 0.1Cb
300
400
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