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參數(shù)資料
| 型號： | UPD78F9418AGK-9EU-A |
| 廠商： | Renesas Electronics America |
| 文件頁數(shù)： | 3/322頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 8BIT 32K FLASH 80TQFP |
| 標準包裝： | 200 |
| 系列： | 78K0S |
| 核心處理器： | 78K0S |
| 芯體尺寸： | 8-位 |
| 速度： | 5MHz |
| 連通性： | 3 線 SIO，UART/USART |
| 外圍設備： | LCD，WDT |
| 輸入/輸出數(shù)： | 36 |
| 程序存儲器容量： | 32KB（32K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 數(shù)據(jù)轉換器： | A/D 7x10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 80-TQFP |
| 包裝： | 托盤 |
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CHAPTER 5 CLOCK GENERATOR
98
User’s Manual U13952EJ3V1UD
5.5 Operation of Clock Generator
The clock generator generates the following clocks and controls the operation modes of the CPU, such as the
standby mode.
Main system clock
fX
Subsystem clock
fXT
CPU clock
fCPU
Clock to peripheral hardware
The operation of the clock generator is determined by the processor clock control register (PCC), suboscillation
mode register (SCKM), and subclock control register (CSS), as follows.
(a)
The slow mode (1.6
s at 5.0 MHz operation) of the main system clock is selected when the RESET
signal is generated (PCC = 02H). While a low level is being input to the RESET pin, oscillation of the
main system clock is stopped.
(b)
Three types of minimum instruction execution time (0.4
s and 1.6 s main system clock (at 5.0 MHz
operation), 122
s subsystem clock (at 32.768 kHz operation)) can be selected by the PCC, SCKM, and
CSS settings.
(c)
Two standby modes, STOP and HALT, can be used with the main system clock selected. In a system
where no subsystem clock is used, setting bit 1 (FRC) of SCKM so that the on-chip feedback resistor
cannot be used reduces current consumption in the STOP mode. In a system where a subsystem clock
is used, setting bit 0 of SCKM to 1 can cause the subsystem clock to stop oscillation.
(d)
Bit 4 (CSS0) of CSS can be used to select the subsystem clock so that low current consumption
operation is used (at 122
s, 32.768 kHz operation).
(e)
With the subsystem clock selected, it is possible to cause the main system clock to stop oscillating by
setting bit 7 (MCC) of PCC. The HALT mode can be used, but the STOP mode cannot.
(f)
The clock pulse for the peripheral hardware is generated by dividing the frequency of the main system
clock.
The subsystem clock pulse is supplied to 8-bit timer 02, the watch timer, and the LCD
controller/driver only. As a result, 8-bit timer 02 (when watch timer output is selected for the count clock
when the subsystem clock is running) and the watch function can continue running even in the standby
mode. The other hardware stops when the main system clock stops, because it runs based on the main
system clock (except for external input clock pulses).
相關PDF資料 |
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