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參數(shù)資料
| 型號： | UPD17072GB |
| 廠商： | NEC Corp. |
| 英文描述： | 4-BIT SINGLE-CHIP MICROCONTROLLER WITH HARDWARE FOR DIGITAL TUNING SYSTEM |
| 中文描述： | 4位單芯片的數(shù)字調(diào)諧系統(tǒng)硬件單片機(jī) |
| 文件頁數(shù)： | 126/226頁 |
| 文件大?。?/td> | 1250K |
| 代理商： | UPD17072GB |
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μ
PD17072,17073
126
15. PLL FREQUENCY SYNTHESIZER
The PLL (Phase Locked Loop) frequency synthesizer is used to lock a frequency in the MF (Medium Frequency),
HF (High Frequency), and VHF (Very High Frequency) bands to a fixed frequency, by means of phase difference
comparison.
15.1 General
Figure 15-1 outlines the PLL frequency synthesizer. By connecting an external lowpass filter (LPF) and voltage
controlled oscillator (VCO), the PLL frequency synthesizer can be configured.
The PLL frequency synthesizer divides a signal input from the VCOH or VCOL pin by using a programmable divider,
and outputs the phase difference between the signal and the reference frequency from the EO pin.
However, the signal input from the VCOH pin is halved immediately before it is input to the programmable divider.
The PLL frequency synthesizer operates only while the CE pin is high. When the CE pin is low, the synthesizer
is disabled. For details of the PLL disable status, refer to
15.5 PLL Disable Status
.
Figure 15-1. Outline of PLL Frequency Synthesizer
Note
External circuit
Remarks 1.
PLLMD1 and 0 (bits 1 and 0 of PLL mode select register. Refer to
Figure 15-3
) set the division
method of the PLL frequency synthesizer.
2.
PLLRFCK2, 1, and 0 (bits 2-0 of PLL reference frequency select register. Refer to
Figure 15-7
) set
the reference frequency f
r
of the PLL frequency synthesizer.
3.
PLLUL (bit 0 of PLL unlock FF register. Refer to
Figure 15-10
) detects the status of the unlock FF.
75 kHz
Input selector
block
Programmable
divider (PD)
Phase comparator
( -DET)
Charge
pump
Lowpass
filter (LPF)
Voltage-controlled
oscillator (VCO)
Reference frequ-
ency generator
VCOH
VCOL
EO
Unlock FF
PLLUL flag
PLLRFCK2 flag
PLLRFCK1 flag
PLLRFCK0 flag
PLLMD1 flag
PLLMD0 flag
Note
Note
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PDF描述 |
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