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參數(shù)資料
| 型號(hào)： | UPD16772B |
| 英文描述： | UPD16772B Data Sheet | Data Sheet[07/2002] |
| 中文描述： | UPD16772B數(shù)據(jù)表|數(shù)據(jù)表[07/2002] |
| 文件頁(yè)數(shù)： | 15/20頁(yè) |
| 文件大?。?/td> | 157K |
| 代理商： | UPD16772B |
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Data Sheet S15859EJ1V0DS
15
μ
PD160040
Timing Requirements (T
A
=
10 to +75
°
C, V
DD1
= 2.5 to 3.6 V, V
SS1
= 0 V, t
r
= t
f
= 5.0 ns)
Parameter
Symbol
Condition
MIN.
TYP.
MAX.
Unit
Clock pulse width
PW
CLK
3.0 V
≤
V
DD1
≤
3.6 V
2.5 V
≤
V
DD1
< 3.0 V
3.0 V
≤
V
DD1
≤
3.6 V
2.5 V
≤
V
DD1
< 3.0 V
18
ns
25
ns
Clock pulse high period
PW
CLK (H)
4
ns
6
ns
Clock pulse low period
PW
CLK (L)
4
ns
Data setup time
t
SETUP1
0
ns
Data hold time
t
HOLD1
4
ns
Start pulse setup time
t
SETUP2
0
ns
Start pulse hold time
t
HOLD2
4
ns
POL21, POL22 setup time
t
SETUP3
0
ns
POL21, POL22 hold time
t
HOLD3
4
ns
μ
s
CLK
STB pulse width
PW
STB
1.0
Last data timing
t
LDT
2
CLK-STB time
t
CLK-STB
CLK
↑→
STB
↑
STB
↑→
CLK
↑
STB
↑→
STHR (STHL)
↑
POL
↑
or
↓→
STB
↑
STB
↓→
POL
↓
or
↑
STB
↑
→
SRC
↑
STB
↓→
ORC
↑
4
ns
STB-CLK time
t
STB-CLK
4
ns
Time between STB and start pulse
t
STB-STH
2
CLK
POL-STB time
t
POL-STB
4
ns
STB-POL time
t
STB-POL
4
ns
STB-SRC time
t
STB-SRC
0
ns
STB-ORC time
t
STB-ORC
0
ns
Remark
Unless otherwise specified, the input level is defined to be V
IH
= 0.7 V
DD1
, V
IL
= 0.3 V
DD1
.
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