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參數(shù)資料
| 型號(hào)： | TMS320C6203BGLS300 |
| 英文描述： | DSP|32-BIT|CMOS|BGA|384PIN|PLASTIC |
| 中文描述： | 數(shù)字信號(hào)處理器| 32位|的CMOS | BGA封裝| 384PIN |塑料 |
| 文件頁數(shù)： | 82/132頁 |
| 文件大?。?/td> | 1707K |
| 代理商： | TMS320C6203BGLS300 |
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SPRS145G
–
JULY 2000
–
REVISED FEBRUARY 2002
82
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251
–
1443
external reference crystal/clock with PLL circuit enabled
timings with the PLL circuit enabled
PARAMETER
MIN
MAX
UNIT
Resonator
4
13
fx
Input clock frequency
In ut clock frequency
Crystal
CLKIN
4
4
20
20
MHz
Input frequency should be adjusted (CLK PS bits in SCSR1 register) such that CLKOUT = 40 MHz maximum, 4 MHz minimum.
switching characteristics over recommended operating conditions [H = 0.5 t
c(CO)
] (see Figure 25)
PARAMETER
PLL MODE
MIN
TYP
MAX
UNIT
tc(CO)
tf(CO)
tr(CO)
tw(COL)
tw(COH)
tt
Input frequency should be adjusted (CLK PS bits in SCSR1 register) such that CLKOUT = 40 MHz maximum, 4 MHz minimum.
Cycle time, CLKOUT
×
4 mode
25
ns
Fall time, CLKOUT
4
ns
Rise time, CLKOUT
4
ns
Pulse duration, CLKOUT low
H
–
3
H
H+3
ns
Pulse duration, CLKOUT high
H
–
3
H
H+3
ns
Transition time, PLL synchronized after RS pin high
4096tc(Cl)
ns
timing requirements (see Figure 25)
MIN
MAX
UNIT
tc(Cl)
tf(Cl)
tr(Cl)
tw(CIL)
tw(CIH)
Cycle time, XTAL1/CLKIN
250
ns
Fall time, XTAL1/CLKIN
5
ns
Rise time, XTAL1/CLKIN
5
ns
Pulse duration, XTAL1/CLKIN low as a percentage of tc(Cl)
Pulse duration, XTAL1/CLKIN high as a percentage of tc(Cl)
40
60
%
40
60
%
XTAL1/CLKIN
tc(CI)
tw(CIL)
tw(CIH)
tf(Cl)
tr(Cl)
tc(CO)
tw(COH)
tw(COL) tr(CO)
tf(CO)
CLKOUT
Figure 25. CLKIN-to-CLKOUT Timing with PLL and External Clock in
×
4 Mode
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PDF描述 |
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