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參數(shù)資料
| 型號(hào)： | ST7538P |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | POWER LINE FSK TRANSCEIVER |
| 中文描述： | 電力線FSK收發(fā)器 |
| 文件頁(yè)數(shù)： | 7/30頁(yè) |
| 文件大小： | 264K |
| 代理商： | ST7538P |
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7/30
ST7538
Voltage Regulator
VDC
Linear Regulator Output
Voltage
-25<Tj<125 C
0<Io<100mA
-25<Tj<125 C
0<Io<150mA
7.5V<PAVcc<12.5V
Idc=10mA
5mA<Idc<100mA
Vin=7.5V
4.9
5.05
5.2
V
4.7
5.2
V
Line Regulation
10
50
mV
Load Regulation
20
75
mV
I(V
DC
)
Linear Regulator Current
Limitation
Input Under Voltage Lock Out
Threshold
UVLO Hysteresis
150
180
210
V
UVLO
3.7
3.9
4.1
V
UVLO
HYS
PG
340
mV
Power Good Output Voltage
Threshold on VDC pin
PG Hysteresis
4.3
4.5
4.7
V
PG
HYS
Other Functions
T
RSTO
T
WD
T
WM
250
mV
Reset Time
See Figure 18; Xtal=16MHz
50
ms
Watch-dog Pulse Width
See Figure 18
3.5
ms
Watch-dog Pulse Period
See Figure 18
T
WD
+
3.5
1490
ms
T
WO
T
OUT
Watch-dog Time Out
See Figure 18
1.5
s
TX TIME OUT
Control Register Bit 7 and Bit 8
See Figure 17
See Figure 17
1
3
s
T
OFF
T
OFFD
T
CD
Time Out OFF Time
125
ms
μ
s
μ
s
ms
ms
ms
μ
s
MHz
RxTx 0->1 vs. TOUT Delay
See Figure 17
20
Carrier Detection Time
selectable by register
Control Register
bit 9 and bit10
Figure 10
500
1
3
5
300
T
DCD
M
CLK
CD_PD Propagation Delay
Figure 10
500
Master Clock Output
Selectable by register
Control Register
bit 15 and bit 16
see table 6
Control Register
bit 3 and bit 4
see table 6
fclock
fclock/2
fclock/4
600
1200
2400
4800
1667
833
417
208
B
AUD
Baud rate
Baud
T
B
Baud rate Bit Time (=1/
BAUD
)
Control Register
bit 3 and bit 4
see table 6
μ
s
Zero Crossing Detection
ZC
DEL
Zero Crossing Detection delay
(delay between the ZCIN and
ZCOUT signals)
Figure 19
1
μ
s
ELECTRICAL CHARACTERISTCS
(continued)
(AVcc = DVcc = +5V, PAVcc =+9 V, PAVss, SGND = DVss = 0V,-40°C
≤
Tamb
≤
85°C, unless otherwise specified)
Symbol
Parameter
Test Condition
Min.
Typ.
Max.
Unit
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