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參數(shù)資料
| 型號： | ST7538P |
| 廠商： | 意法半導體 |
| 英文描述： | POWER LINE FSK TRANSCEIVER |
| 中文描述： | 電力線FSK收發(fā)器 |
| 文件頁數(shù)： | 13/30頁 |
| 文件大?。?/td> | 264K |
| 代理商： | ST7538P |
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ST7538
Figure 4. Packet Mode Timing
Control Register Access
The communication with ST7538 Control Register is always synchronous. The access is achieved using
the same lines of the Mains interface (RxD, TxD and CLR/T) plus REG_DATA Line.
With REG_DATA = 1 and
RxTx
=0, the data present on TxD are loaded into the Control Register MSB first.
The ST7538 sampled the TxD line on CLR/T rising edges. The control Register content is updated at the
end of the register access section (REG_DATA falling edge). If more than 24 bits are transferred to
ST7538 only the latest 24 bits are stored inside the Control Register.
With REG_DATA = 1 and
RxTx
=1, the content of the Control Register is sent on RxD port. The Data on
RxD are stable on CLR/T rising edges MSB First.
T
CRP
T
DH
T
DS
CLR_T
IDLE
IDLE
IDLE
RXD
CLR_T
RXD
TXD
D03IN1406
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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