參數(shù)資料
型號： SPAKD56366PV120
廠商： MOTOROLA INC
元件分類： 數(shù)字信號處理
英文描述： 24-BIT, 120 MHz, OTHER DSP, PQFP144
封裝： TQFP-144
文件頁數(shù)： 79/147頁
文件大?。?/td> 2156K
代理商： SPAKD56366PV120
Specifications
EXTERNAL CLOCK OPERATION
MOTOROLA
DSP56366 Advance Information
2-7
EXTERNAL CLOCK OPERATION
The DSP56366 system clock is an externally supplied square wave voltage source connected to
EXTAL(Figure 2-1).
Figure 2-1 External Clock Timing
Table 2-5 Clock Operation
No.
Characteristics
Symbol
Min
Max
1
Frequency of EXTAL (EXTAL Pin Frequency)
The rise and fall time of this external clock should be 3 ns
maximum.
Ef
0
120.0
2
EXTAL input high1, 2
With PLL disabled (46.7%–53.3% duty cycle6)
ETH
3.89 ns
∞
With PLL enabled (42.5%–57.5% duty cycle6)
3.54 ns
157.0
s
3
EXTAL input low1, 2
With PLL disabled (46.7%–53.3% duty cycle6)
ETL
3.89 ns
∞
With PLL enabled (42.5%–57.5% duty cycle6)
3.54 ns
157.0
s
4
EXTAL cycle time2
With PLL disabled
ETC
8.33 ns
∞
With PLL enabled
8.33 ns
273.1
s
7
Instruction cycle time = ICYC = TC4
With PLL disabled
ICYC
16.66 ns
∞
With PLL enabled
8.33 ns
8.53
s
Notes:
1.
Measured at 50% of the input transition
2.
The maximum value for PLL enabled is given for minimum VCO and maximum MF.
3.
4.
The maximum value for PLL enabled is given for minimum VCO and maximum DF.
5.
6.
The indicated duty cycle is for the specified maximum frequency for which a part is rated.
The minimum clock high or low time required for correct operation, however, remains the
same at lower operating frequencies; therefore, when a lower clock frequency is used, the
signal symmetry may vary from the specified duty cycle as long as the minimum high time
and low time requirements are met.
EXTAL
VIL
VIHC
Midpoint
Note:
The midpoint is 0.5 (VIHC + VILC).
ETH
ETL
ETC
3
4
2
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