
Tables
8
December 2004
SGUS053
List of Tables
Table
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21. Hardware Features
13
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22. Signal Descriptions
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31. Addresses of Flash Sectors in F2812
25
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32. Wait States
27
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33. Boot Mode Selection
29
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34. Peripheral Frame 0 Registers
34
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35. Peripheral Frame 1 Registers
34
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36. Peripheral Frame 2 Registers
35
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37. Device Emulation Registers
36
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38. XINTF Configuration and Control Register Mappings
38
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39. XREVISION Register Bit Definitions
38
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310. PIE Peripheral Interrupts
40
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311. PIE Configuration and Control Registers
41
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312. External Interrupts Registers
42
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313. PLL, Clocking, Watchdog, and Low-Power Mode Registers
44
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314. PLLCR Register Bit Definitions
45
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315. Possible PLL Configuration Modes
46
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316. F2812 Low-Power Modes
48
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41. CPU-Timers 0, 1, 2 Configuration and Control Registers
51
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42. Module and Signal Names for EVA and EVB
52
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43. EVA Registers
53
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44. ADC Registers
61
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45. 3.3-V eCAN Transceivers for the SM320F2812 DSP
63
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46. CAN Registers Map
65
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47. McBSP Register Summary
68
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48. SCI-A Registers
71
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49. SCI-B Registers
71
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410. SPI Registers
74
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411. GPIO Mux Registers
76
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412. GPIO Data Registers
77
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61. Typical Current Consumption by Various Peripherals (at 150 MHz)
87
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62. Recommended “Low-Dropout Regulators”
88
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63. Clock Table and Nomenclature
92
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64. Input Clock Frequency
92
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65. XCLKIN Timing Requirements PLL Bypassed or Enabled
93
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66. XCLKIN Timing Requirements PLL Disabled
93
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67. Possible PLL Configuration Modes
93
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68. XCLKOUT Switching Characteristics (PLL Bypassed or Enabled)
94
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69. Reset (XRS) Timing Requirements
94
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610. IDLE Mode Switching Characteristics
99
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611. STANDBY Mode Switching Characteristics
100
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612. HALT Mode Switching Characteristics
101
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613. PWM Switching Characteristics
102
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614. Timer and Capture Unit Timing Requirements
102
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615. External ADC Start-of-Conversion EVA Switching Characteristics
103
. . . . . . . . . . . . . . . . . . . . . . . . . . . .
616. External ADC Start-of-Conversion EVB Switching Characteristics
103
. . . . . . . . . . . . . . . . . . . . . . . . . . . .