參數(shù)資料
型號: SL28647BLCT
廠商: Silicon Laboratories Inc
文件頁數(shù): 7/27頁
文件大小: 0K
描述: IC CLOCK CK505 DIFF PAIR 72QFN
標準包裝: 2,000
類型: 時鐘/頻率發(fā)生器,多路復用器
PLL:
主要目的: Intel CPU 服務(wù)器
輸入: 晶體
輸出: HCSL,LVCMOS
電路數(shù): 1
比率 - 輸入:輸出: 1:22
差分 - 輸入:輸出: 無/是
頻率 - 最大: 400MHz
電源電壓: 3.135 V ~ 3.465 V
工作溫度: 0°C ~ 85°C
安裝類型: *
封裝/外殼: *
供應(yīng)商設(shè)備封裝: *
包裝: *
SL28647
.....................Document #: 001-05103 Rev *B Page 15 of 27
CPU_STP# Assertion
The CPU_STP# signal is an active LOW input used for
synchronous stopping and starting the CPU output clocks
while the rest of the clock generator continues to function.
When the CPU_STP# pin is asserted, all CPU outputs that are
set with the SMBus configuration to be stoppable via assertion
of CPU_STP# will be stopped within two–six CPU clock
periods after being sampled by two rising edges of the internal
CPUC clock. The final state of all stopped CPU clocks is
High/Low when driven, Low/Low when tri-stated.
Figure 5. Power-down Deassertion Timing Waveform
DOT96C
PD#
CPUC, 133MHz
CPUT, 133MHz
SRCC 100MHz
USB, 48MHz
DOT96T
SRCT 100MHz
Tstable
<1.8ms
PCI, 33MHz
REF
Tdrive_PWRDN#
<300
S, >200mV
CPU_STP#
CPUT
CPUC
Figure 6. CPU_STP# Assertion Waveform
CPU_STP#
CPUT
CPUC
CPUT Internal
Tdrive_CPU_STP#,10 ns>200 mV
CPUC Internal
Figure 7. CPU_STP# Deassertion Waveform
相關(guān)PDF資料
PDF描述
IDTQS3125QG IC BUS SWITCH QUAD 16QSOP
SL28647CLC IC CLOCK CK505 DIFF PAIR 72QFN
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參數(shù)描述
SL28647CLC 功能描述:時鐘發(fā)生器及支持產(chǎn)品 Montevina RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-56
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SL28748ELC 功能描述:時鐘發(fā)生器及支持產(chǎn)品 Calpella IronLake Jasper Forest IbexPk RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:QFN-56
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SL28748ELCTR 制造商:Silicon Laboratories Inc 功能描述: