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參數(shù)資料
| 型號： | SI51214-A01AFM |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 1/12頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN FACTORY CONFIG 6TDFN |
| 標準包裝： | 100 |
| 類型： | * |
| PLL： | 帶旁路 |
| 輸入： | 時鐘，晶體 |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 133MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 6-WFDFN |
| 供應商設備封裝： | 6-TDFN（1.2x1.4） |
| 包裝： | 管件 |
Preliminary Rev. 0.7 1/12
Copyright 2012 by Silicon Laboratories
Si51214
This information applies to a product under development. Its characteristics and specifications are subject to change without notice.
Si51214
TWO O UTPUTS F ACTORY P ROGRAMMABLE C LOCK
G ENERATOR
Features
Applications
Description
The factory programmable Si51214 is industry’s lowest power, smallest
footprint and frequency flexible programmable clock generator targeting
low power, low cost and high volume consumer and embedded
applications. The device operates from a single crystal or an external
clock source and generates 1 to 2 outputs up to 133 MHz. They are
factory programmed to provide customized output frequencies, control
inputs and ac parameter tuning like output drive strength that are
optimized for customer board condition and application requirements.
Functional Block Diagram
Generates up to 2 CMOS clock
outputs from 3 to 133 MHz
Accepts crystal or reference
clock input
3 to 166 MHz reference clock input
8 to 48 MHz crystal input
Programmable FSEL, SSEL,
SSON, PD, and OE input
functions
Low power dissipation
1.8 V voltage supply range
0.25% to 1.0% Spread Spectrum
(Center Spread)
Low cycle-cycle jitter
Programmable output rise and
fall times
Ultra small 6-pin TDFN package
(1.2 mmx1.4 mm)
Crystal/XO replacement
EMI reduction
Portable devices
Digital still camera
IP phone
Smart meter
3
2
1
6
4
5
To Pin 4 and
Pin 5
To Core
Programmable
Configuration
Register
PLL with
Modulation
Control
Buffers,
Dividers,
and
Switch
Matrix
SSCLK1/
REFCLK/
0E2/FSEL/
SSEL/SS0N
SSCLK2/
REFCLK_D
0E1/FSEL/
SSEL/SS0N/PD
XIN/
CLKIN
XOUT
VDD
VSS
V-REG
Patents pending
Ordering Information:
See page 9.
Pin Assignments
6
5
4
1
2
3
VSS
SSCLK2/REFCLK_D
FSEL/SSEL/SSON/
PD/OE1
SSCLK1/REFCLK
FSEL/SSEL/SSON/
OE2
VDD
XOUT
XIN/CLKIN
Si51214
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