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參數(shù)資料
| 型號： | SI5023-D-GM |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 27/28頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK/DATA RECVRY W/AMP 28MLP |
| 標準包裝： | 60 |
| 系列： | DSPLL® |
| 類型： | 時鐘和數(shù)據(jù)恢復（CDR） |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，ATM 應用 |
| 輸入： | 時鐘 |
| 輸出： | CML |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 2.7GHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-VFQFN 裸露焊盤 |
| 供應商設備封裝： | 28-QFN（5x5） |
| 包裝： | 管件 |
| 其它名稱： | 336-1276 |
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Si5023
8
Rev. 1.3
Table 3. AC Characteristics (Clock and Data)
(VDD = 3.3 V ±5%, TA = –40 to 85 °C)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Output Clock Rate
fCLK
RATESEL[0:1] = 11
2.46
—
2.7
GHz
RATESEL[0:1] = 01
1.232
—
1.35
GHz
RATESEL[0:1] = 10
616
—
675
MHz
RATESEL[0:1] = 00
154
—
158
MHz
Output Clock Rise Time—OC-48
tR
—
70
90
ps
Output Clock Fall Time—OC-48
tF
—
70
90
ps
Output Clock Duty Cycle
OC-48/12/3
47
50
53
% of
UI
Output Data Rise Time—OC-48
tR
—
80
110
ps
Output Data Fall Time—OC-48
tF
—
80
110
ps
Clock-to-Data Delay
FEC (2.7 GHz)
OC-48
GbE
OC-12
OC-3
tCr-D
190
440
800
4000
230
490
860
4100
265
560
940
4200
ps
Clock to Data Delay
FEC (2.7 GHz)
OC-48
tCf-D
–70
–60
–40
–30
–10
0
ps
Input Return Loss
100 kHz–1.5 GHz
1.5 GHz–4.0 GHz
–15
–10
—
dB
Slicing Level Offset
(relative to the internally set input
common mode voltage)
VSLICE
SLICE_LVL = 750 mV to
2.25 V
Loss-of-Signal Range*
(peak-to-peak differential)
VLOS
LOS_LVL = 1.50 TO 2.50 V
0—
40
mV
Loss-of-Signal Response Time
tLOS
820
25
s
*Note: Adjustment voltage is calculated as follows: VLOS = (LOS_LVL – 1.50)/25.
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