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參數(shù)資料
| 型號： | SI3232-G-GQ |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 34/128頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SLIC PROG DUAL-CH 64TQFP |
| 標準包裝： | 160 |
| 功能： | 用戶線路接口概念（SLIC） |
| 接口： | ISDN |
| 電路數(shù)： | 2 |
| 電源電壓： | 3.13 V ~ 3.47 V |
| 電流 - 電源： | 28mA |
| 功率（瓦特）： | 280mW |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-TQFP |
| 供應商設備封裝： | 64-TQFP（10x10） |
| 包裝： | 托盤 |
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Si3232
Preliminary Rev. 0.96
13
Not
Recommended
fo
r N
ew
D
esi
gn
s
Figure 1. SPI Timing Diagram
Table 10. Switching Characteristics—SPI
(VDD, VDD1–VDD4 = 3.13 to 3.47 V, TA = 0 to 70 °C for K-Grade, –40 to 85 °C for B-Grade, CL = 20 pF)
Parameter
Symbol
Test
Conditions
Min
Typ
Max
Unit
Cycle Time SCLK
tc
0.062
—
s
Rise Time, SCLK
tr
—
25
ns
Fall Time, SCLK
tf
—
25
ns
Delay Time, SCLK Fall to SDO
Transition
td2
—
20
ns
Delay Time, CS Rise to SDO Tristate
td3
—
20
ns
Setup Time, CS to SCLK Rise
tsu1
15
—
ns
Hold Time, SCLK Rise to CS Rise
th1
20
—
ns
Setup Time, SDI to SCLK Rise
tsu2
25
—
ns
Hold Time, SCLK Rise to SDI Rise
th2
20
—
ns
SDI to SDITHRU Propagation Delay
—
6
—
ns
Note: All timing is referenced to the 50% level of the waveform. Input test levels are VIH – VDD –0.4 V, VIL = 0.4 V
SCLK
CS
SDI
t
h1
t
d3
SDO
t
d2
t
su1
t
r
t
r
t
c
t
su2
t
h2
相關PDF資料 |
PDF描述 |
|---|---|
| VI-BNL-IY-B1 | CONVERTER MOD DC/DC 28V 50W |
| VI-2TY-IW-F3 | CONVERTER MOD DC/DC 3.3V 66W |
| SI3225-G-FQ | IC PROSLIC/CODEC DUAL 64TQFP |
| VI-2TX-IY-F1 | CONVERTER MOD DC/DC 5.2V 50W |
| VI-2TW-IY-F1 | CONVERTER MOD DC/DC 5.5V 50W |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| SI3232-X-FQ | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DUAL PROGRAMMABLE CMOS SLIC WITH LINE MONITORING |
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