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參數(shù)資料
| 型號： | SI3021 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 3.3 V FCC/JATE DIRECT ACCESS ARRANGEMENT |
| 中文描述： | 3.3伏催化裂化/ JATE直接訪問安排 |
| 文件頁數(shù)： | 10/54頁 |
| 文件大小： | 1407K |
| 代理商： | SI3021 |
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Si3035
10
Rev. 1.2
Figure 5. Serial Interface Timing Diagram (DCE = 1, FSD = 1)
Table 10. Switching Characteristics—Serial Interface (DCE = 1, FSD = 1)
(V
A
= Charge Pump, V
D
= 3.0 to 5.25 V, T
A
= 0 to 70°C for K-Grade, C
L
= 20 pF)
Parameter
1,2
Symbol
Min
Typ
Max
Unit
Cycle Time, SCLK
t
c
354
1/256 Fs
—
ns
SCLK Duty Cycle
t
dty
—
50
—
%
Delay Time, SCLK
↑
to FSYNC
↑
t
d1
—
—
10
ns
Delay Time, SCLK
↑
to FSYNC
↓
t
d2
—
—
10
ns
Delay Time, SCLK
↑
to SDO valid
t
d3
0.25t
c
– 20
—
0.25t
c
+ 20
ns
Delay Time, SCLK
↑
to SDO Hi-Z
t
d4
—
—
20
ns
Delay Time, SCLK
↑
to RGDT
↓
t
d5
—
—
20
ns
Setup Time, SDO Before SCLK
↓
t
su
25
—
—
ns
Hold Time, SDO After SCLK
↓
t
h
20
—
—
ns
Setup Time, SDI Before SCLK
t
su2
25
—
—
ns
Hold Time, SDI After SCLK
t
h2
20
—
—
ns
Notes:
1.
All timing is referenced to the 50% level of the waveform. Input test levels are V
IH
= V
D
– 0.4 V, V
IL
= 0.4 V.
2.
Refer to the section "Multiple Device Support" on page 25 for functional details.
D15
D1
D0
SCLK
FSYNC
(mode 1)
SDO
(master)
FSD
SDI
t
c
SDO
(slave 1)
t
d1
D14
t
d2
t
d3
D15
D14
D13
D0
t
su
t
h
t
d4
t
d3
D15
t
d5
t
h2
t
su2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SI3021-BS | 3.3 V FCC/JATE DIRECT ACCESS ARRANGEMENT |
| SI3021-KS | 3.3 V FCC/JATE DIRECT ACCESS ARRANGEMENT |
| SI3021-KT | 3.3 V FCC/JATE DIRECT ACCESS ARRANGEMENT |
| SI3024-KS | 3.3 V FCC/JATE DIRECT ACCESS ARRANGEMENT |
| SI3024-KT | CABLE ASSEMBLY; BNC MALE TO N MALE; 50 OHM, RG174A/U COAX |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SI3021-BS | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:GLOBAL MC 97 SILICON DAA |
| SI3021-BSR | 制造商:Silicon Laboratories Inc 功能描述: |
| SI3021-FS | 制造商:Silicon Laboratories Inc 功能描述:Enhanced Global Direct Access Arrangement 16-Pin SOIC 制造商:Silicon Laboratories 功能描述:Enhanced Global Direct Access Arrangement 16-Pin SOIC |
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