參數(shù)資料
型號： SC-80C32E-30/883
廠商： ATMEL CORP
元件分類： 微控制器/微處理器
英文描述： 8-BIT, 30 MHz, MICROCONTROLLER, CDIP40
封裝： SIDE BRAZED, DIP-40
文件頁數(shù)： 707/1021頁
文件大?。?/td> 15196K
代理商： SC-80C32E-30/883
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715
32072H–AVR32–10/2012
AT32UC3A3
27.8.2.20
Device DMA Channel n Status Register
Register Name:
UDDMAnSTATUS, n in [1..7]
Access Type:
Read/Write
Offset:
0x031C + (n - 1) * 0x10
Reset Value:
0x00000000
CHBYTECNT: Channel Byte Count
This field contains the current number of bytes still to be transferred for this buffer.
This field is decremented at each dma access.
This field is reliable (stable) only if the CHEN bit is zero.
DESCLDSTA: Descriptor Loaded Status
This bit is set when a Descriptor has been loaded from the HSB bus.
This bit is cleared when read by the user.
EOCHBUFFSTA: End of Channel Buffer Status
This bit is set when the Channel Byte Count counts down to zero.
This bit is automatically cleared when read by software.
EOTSTA: End of USB Transfer Status
This bit is set when the completion of the usb data transfer has closed the dma transfer. It is valid only if
UDDMAnCONTROL.BUFFCLOSEINEN is one. Note that for OUT endpoint, if the UECFGn.AUTOSW is set, any received zero-
length-packet will be cancelled by the DMA, and the EOTSTA will be set whatever the UDDMAnCONTROL.CHEN bit is.
This bit is automatically cleared when read by software.
CHACTIVE: Channel Active
0: the DMA channel is no longer trying to source the packet data.
1: the DMA channel is currently trying to source packet data, i.e. selected as the highest-priority requesting channel. When a
packet transfer cannot be completed due to an EOCHBUFFSTA, this bit stays set during the next channel descriptor load (if any)
and potentially until USB packet transfer completion, if allowed by the new descriptor.
When programming a DMA by descriptor (Load next descriptor now), the CHACTIVE bit is set only once the DMA is running
(the endpoint is free for IN transaction, the endpoint is full for OUT transaction).
CHEN: Channel Enabled
This bit is set (after one cycle latency) when the L.CHEN is written to one or when the descriptor is loaded.
This bit is cleared when any transfer is ended either due to an elapsed byte count or a USB device initiated transfer end.
31
30
29
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27
26
25
24
CHBYTECNT[15:8]
23
22
21
20
19
18
17
16
CHBYTECNT[7:0]
15
14
13
12
11
10
9
8
-
---
--
76
543
21
0
-
DESCLD
STA
EOCHBUFF
STA
EOTSTA
-
CHACTIVE
CHEN
相關(guān)PDF資料
PDF描述
S80C52XXX-16R 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQCC44
S80C32XXX-40R 8-BIT, 40 MHz, MICROCONTROLLER, PQCC44
S83C154DXXX-30D 8-BIT, MROM, 30 MHz, MICROCONTROLLER, PQCC44
S80C32-40SHXXX:RD 8-BIT, 40 MHz, MICROCONTROLLER, PQCC44
S80C52CXXX-12SHXXX 8-BIT, MROM, 12 MHz, MICROCONTROLLER, PQCC44
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參數(shù)描述
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SC80C451AGN64 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-Bit Microcontroller
SC80C451CCA68 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:80C51 8-bit microcontroller family 4K/128 OTP/ROM/ROMless, expanded I/O
SC80C451CCN64 制造商:NXP Semiconductors 功能描述:
SC80C451CGA68 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:80C51 8-bit microcontroller family 4K/128 OTP/ROM/ROMless, expanded I/O
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