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參數(shù)資料
| 型號： | SAB82525N |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 2 CHANNEL(S), 4M bps, MULTI PROTOCOL CONTROLLER, PQCC44 |
| 封裝： | PLASTIC, LCC-44 |
| 文件頁數(shù)： | 66/126頁 |
| 文件大?。?/td> | 730K |
| 代理商： | SAB82525N |
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Semiconductor Group
44
SAB 82525
SAB 82526
SAF 82525
SAF 82526
HSCX supports target synchronous as well as source synchronous DMA transfer. In source
synchronous DMA transfer mode a DMA cycle is started when an active level occurs an the
DMA request line. This request is controlled by the source (transfer peripheral device
→
memory).
First of all the data is read out of the peripheral device. During the second clock cycle it is writ-
ten into the memory according to the target address.
If there is target synchronous DMA transfer the DMA cycle is started when there is an active
level on the DMA request line. The request is controlled by the target (transfer memory
→
peripheral).
First of all the data is read from the memory. During the second clock cycle it is written into the
peripheral IC. The DMA request line continues being activated until it is reset by a write cycle
to a peripheral device IC.
ITD02697
T1
T2
T3
T4
T1
T2
T3
T4
t
DRHSYS
t
CLRL
t
INVCL
CLOCKOUT
DRQ
RD
(FIFO)
WR
(Memory)
f
CLKOUT
t
CLCL
t
CLRL
t
INVCL
t
DRHSYS max
8 MHz
125 ns
44 ns
15 ns
316 ns
ns
188
ns
15
ns
37
ns
80
MHz
12.5
ns
141.5
ns
15
ns
31
ns
62.5
MHz
16
INVCL
t
-
t
CLCL - t CLRL
x
3
=
INVCL
t
-
CLRL
t
-
T4
+
T3
=
max
DRHSYS
t
+
T2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SAB8289-P | 8 MHz, BUS ARBITER AND CONT SIG GEN, PDIP20 |
| SAB82C171-35-P | PALETTE-DAC DSPL CTLR, PDIP28 |
| SAB82C176-40-P | PALETTE-DAC DSPL CTLR, PDIP28 |
| SAB82C206-N | MULTIFUNCTION PERIPHERAL, PQCC84 |
| SAB82C215-12N | SPECIALTY MICROPROCESSOR CIRCUIT, PQCC84 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SAB82525N-V2.1 | 制造商:Siemens 功能描述:82525N-V2.1 |
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| SAB82525N-V2.1GHSCX | 制造商:Infineon Technologies AG 功能描述: |
| SAB82525NV2.1HSCX | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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