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參數(shù)資料
| 型號(hào)： | SAB-C161S-L25M AA |
| 廠商： | Infineon Technologies |
| 文件頁數(shù)： | 63/75頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MICROCONTROLLER 16BIT MQFP80 |
| 標(biāo)準(zhǔn)包裝： | 850 |
| 系列： | C16xx |
| 核心處理器： | C166 |
| 芯體尺寸： | 16-位 |
| 速度： | 25MHz |
| 連通性： | EBI/EMI，SPI，UART/USART |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 63 |
| 程序存儲(chǔ)器類型： | ROMless |
| RAM 容量： | 2K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 80-QFP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | B161SL25MAAXT C161SL25MAABAUMA1 C161SL25MAABXUMA1 SABC161SL25MAAXT SP000014739 |
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C161S
Timing Characteristics
Data Sheet
62
V1.0, 2003-11
Data float after RdCS
(no RW-delay)
t
68
SR –
0 +
t
F
–
TCL - 20
+ 2
t
ns
Address hold after
RdCS, WrCS
t
55
CC -6 +
t
F
–
-6 +
t
F
–
ns
Data hold after WrCS
t
57
CC 6 +
t
F
–
TCL - 14
+
t
F
–
ns
1) RW-delay and
t
A refer to the next following bus cycle (including an access to an on-chip X-Peripheral).
2) Read data are latched with the same clock edge that triggers the address change and the rising RD edge.
Therefore address changes before the end of RD have no impact on read cycles.
3) These parameters refer to the latched chip select signals (CSxL). The early chip select signals (CSxE) are
specified together with the address and signal BHE (see figures below).
Table 18
Demultiplexed Bus (Standard Supply Voltage Range) (cont’d)
(Operating Conditions apply)
ALE cycle time = 4 TCL + 2
t
A + tC + tF (80 ns at 25 MHz CPU clock without waitstates)
Parameter
Symbol
Max. CPU Clock
= 25 MHz
Variable CPU Clock
1 / 2TCL = 1 to 25 MHz
Unit
Min.
Max.
Min.
Max.
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| SAB-C161S-LM 3V | 制造商:Infineon Technologies AG 功能描述:16BIT MCU ROM/ROMLESS MQFP80 161 |
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| SAB-C161S-LM3V | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:16-Bit Single-Chip Microcontroller |
| SABC161SLM3VAAXT | 制造商:Infineon Technologies AG 功能描述:MCU 16-bit C166 CISC/RISC ROMLess 3.3V 80-Pin MQFP |
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