參數(shù)資料
型號： SAA7109
廠商： NXP Semiconductors N.V.
元件分類： Codec
英文描述： PC-CODEC
中文描述： PC的編解碼器
文件頁數(shù)： 105/202頁
文件大?。?/td> 983K
代理商： SAA7109
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2004 Mar 16
105
Philips Semiconductors
Product specification
PC-CODEC
SAA7108E; SAA7109E
13 THERMAL CHARACTERISTICS
Note
1.
The overall R
th(j-a)
value can vary depending on the board layout. To minimize the effective R
th(j-a)
all power and
ground pins must be connected to the power and ground layers directly. An ample copper area direct under the
SAA7108E; SAA7109E with a number of through-hole plating, which connect to the ground layer (four-layer board:
second layer), can also reduce the effective R
th(j-a)
. Please do not use any solder-stop varnish under the chip. In
addition the usage of soldering glue with a high thermal conductance after curing is recommended.
14 CHARACTERISTICS OF THE DIGITAL VIDEO ENCODER PART
V
DDD
= 3.0 to 3.6 V; T
amb
= 0 to 70
°
C (typical values measured at T
amb
= 25
°
C); unless otherwise specified.
SYMBOL
PARAMETER
CONDITIONS
VALUE
32
(1)
UNIT
R
th(j-a)
thermal resistance from junction to ambient
in free air
K/W
SYMBOL
PARAMETER
CONDITIONS
MIN.
TYP.
MAX.
UNIT
Supplies
V
DDA
V
DDD
I
DDA
I
DDD
Inputs
analog supply voltage
digital supply voltage
analog supply current
digital supply current
3.15
3.0
1
1
3.3
3.3
107
57
3.45
3.6
120
75
V
V
mA
mA
note 1
note 2
V
IL
LOW-level input voltage at all digital
input pins except pins SDAe
and SCLe
HIGH-level input voltage at all
digital input pins except pins SDAe
and SCLe
input leakage current
input capacitance
0.5
+0.8
V
V
IH
2.0
V
DDD
+ 0.3
V
I
LI
C
i
10
10
8
8
μ
A
pF
pF
pF
clocks
data
I/Os at high-impedance
Outputs; all digital output pins except pin SDAe
V
OL
V
OH
LOW-level output voltage
HIGH-level output voltage
I
OL
= 2 mA
I
OH
=
2 mA
2.4
0.4
V
V
I
2
C-bus; pins SDAe and SCLe
V
IL
V
IH
I
i
V
OL
LOW-level input voltage
HIGH-level input voltage
input current
LOW-level output voltage
(pin SDAe)
output current
0.5
0.7V
DDD
10
0.3V
DDD
V
DDD
+ 0.3
+10
0.4
V
V
μ
A
V
V
i
= LOW or HIGH
I
OL
= 3 mA
I
o
Clock timing; pins PIXCLKI and PIXCLKO
during acknowledge
3
mA
T
PIXCLK
t
d(CLKD)
cycle time
delay from PIXCLKO to PIXCLKI
note 3
note 4
22.5
100
ns
ns
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