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參數(shù)資料
| 型號： | S80C52CXXX-16:RD |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQCC44 |
| 文件頁數(shù)： | 36/337頁 |
| 文件大?。?/td> | 7306K |
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138
ATmega8A [DATASHEET]
8159E–AVR–02/2013
of the RxD port pin. The Receiver buffer FIFO will be flushed when the Receiver is disabled. Remaining data in the
buffer will be lost.
20.6.13
Flushing the Receive Buffer
The Receiver buffer FIFO will be flushed when the Receiver is disabled (i.e., the buffer will be emptied of its con-
tents). Unread data will be lost. If the buffer has to be flushed during normal operation, due to for instance an error
condition, read the UDR I/O location until the RXC Flag is cleared. The following code example shows how to flush
the receive buffer.
Note:
20.7
Asynchronous Data Reception
The USART includes a clock recovery and a data recovery unit for handling asynchronous data reception. The
clock recovery logic is used for synchronizing the internally generated baud rate clock to the incoming asynchro-
nous serial frames at the RxD pin. The data recovery logic samples and low pass filters each incoming bit, thereby
improving the noise immunity of the Receiver. The asynchronous reception operational range depends on the
accuracy of the internal baud rate clock, the rate of the incoming frames, and the frame size in number of bits.
20.7.1
Asynchronous Clock Recovery
The clock recovery logic synchronizes internal clock to the incoming serial frames. Figure 20-5 illustrates the sam-
pling process of the start bit of an incoming frame. The sample rate is 16 times the baud rate for Normal mode, and
eight times the baud rate for Double Speed mode. The horizontal arrows illustrate the synchronization variation
due to the sampling process. Note the larger time variation when using the Double Speed mode (U2X = 1) of oper-
ation. Samples denoted zero are samples done when the RxD line is idle (i.e., no communication activity).
Figure 20-5. Start Bit Sampling
When the clock recovery logic detects a high (idle) to low (start) transition on the RxD line, the start bit detection
sequence is initiated. Let sample 1 denote the first zero-sample as shown in the figure. The clock recovery logic
Assembly Code Example
USART_Flush:
sbis
UCSRA, RXC
ret
in
r16, UDR
rjmp
USART_Flush
C Code Example
void
USART_Flush( void )
{
unsigned char
dummy;
while
( UCSRA & (1<<RXC) ) dummy = UDR;
}
12
34
56
7
8
9
10
11
12
13
14
15
16
12
START
IDLE
0
BIT 0
3
123
4
5
678
12
0
RxD
Sample
(U2X = 0)
Sample
(U2X = 1)
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參數(shù)描述 |
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