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參數(shù)資料
| 型號： | S71WS512ND0BFWY33 |
| 廠商： | Spansion Inc. |
| 英文描述： | Stacked Multi-Chip Product (MCP) |
| 中文描述： | 堆疊式多芯片產(chǎn)品（MCP） |
| 文件頁數(shù)： | 78/188頁 |
| 文件大小： | 2252K |
| 代理商： | S71WS512ND0BFWY33 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁當(dāng)前第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁
76
S71WS-Nx0 Based MCPs
S71WS-N_01_A4 September 15, 2005
A d v a n c e I n f o r m a t i o n
Notes:
1.
Figure assumes 6 wait states for initial access and synchronous read.
2.
The Set Configuration Register command sequence has been written with CR8= 0; device outputs RDY one cycle before valid data.
Figure 14.10 Linear Burst with RDY Set One Cycle Before Data
14.8.4
AC Characteristics—Asynchronous Read
Notes:
1.
Not 100% tested.
2. The content in this document is Advance information for the S29WS128N.
Parameter
Description
54 MHz
66 MHz
80
MHz
Unit
JEDEC
Standard
t
CE
Access Time from CE# Low
Max
80
ns
t
ACC
Asynchronous Access Time
Max
80
ns
t
AVDP
AVD# Low Time
Min
8
ns
t
AAVDS
Address Setup Time to Rising Edge of AVD#
Min
4
ns
t
AAVDH
Address Hold Time from Rising Edge of AVD#
Min
7
6
ns
t
OE
Output Enable to Output Valid
Max
13.5
ns
t
OEH
Output Enable Hold Time
Read
Min
0
ns
Data# Polling
Min
10
ns
t
OEZ
Output Enable to High Z (see Note)
Max
10
ns
t
CAS
CE# Setup Time to AVD#
Min
0
ns
Da+1
t
BDH
Da
Da+2
Da+3
Da + n
OE#
Data
Addresses
Aa
AVD#
RDY
CLK
CE#
t
CES
t
ACS
t
AVC
t
AVD
t
ACH
t
OE
t
RACC
t
OEZ
t
CEZ
t
IACC
6 wait cycles for initial access shown.
Hi-Z
Hi-Z
Hi-Z
1
5
6
7
t
RDYS
t
BACC
t
CR
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相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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