參數(shù)資料
型號(hào)： S71PL129JC0BAW9U2
廠商： SPANSION LLC
元件分類： 存儲(chǔ)器
英文描述： Stacked Multi-Chip Product (MCP) Flash Memory
中文描述： SPECIALTY MEMORY CIRCUIT, PBGA64
封裝： 8 X 11.60 MM, 1.20 MM HEIGHT, LEAD FREE, FBGA-64
文件頁(yè)數(shù)： 69/149頁(yè)
文件大?。?/td> 2693K
代理商： S71PL129JC0BAW9U2
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June 4, 2004 S29PL129J_MCP_00_A0
S29PL129J for MCP
69
A d v a n c e I n f o r m a t i o n
Erase/Program Operations
Notes:
1. Not 100% tested.
2. S29PL129J - During CE1# transitions, CE2# = V
IH
; During CE2# transitions, CE1# = V
IH
3. S29PL129J - There are two CE# (CE1#, CE2#).
4. See
Table 25, “Erase And Programming Performance,”
on page 78 for more information.
Table 20. Erase and Program Operations
Parameter
Speed Options
JEDEC
Std
Description
55
60
65
70
Unit
t
AVAV
t
WC
Write Cycle Time (
Note 1
)
Min
55
60
65
70
ns
t
AVWL
t
AS
Address Setup Time
Min
0
ns
t
ASO
Address Setup Time to OE# low during toggle bit
polling
Min
15
ns
t
WLAX
t
AH
Address Hold Time
Min
30
35
ns
t
AHT
Address Hold Time From CE1#, CE#2 or OE# high
during toggle bit polling
Min
0
ns
t
DVWH
t
DS
Data Setup Time
Min
25
30
ns
t
WHDX
t
DH
Data Hold Time
Min
0
ns
t
OEPH
Output Enable High during toggle bit polling
Min
10
ns
t
GHWL
t
GHWL
Read Recovery Time Before Write
(OE# High to WE# Low)
Min
0
ns
t
ELWL
t
CS
CE1# or CE#2 Setup Time
Min
0
ns
t
WHEH
t
CH
CE1# or CE#2 Hold Time
Min
0
ns
t
WLWH
t
WP
Write Pulse Width
Min
35
ns
t
WHDL
t
WPH
Write Pulse Width High
Min
20
25
ns
t
SR/W
Latency Between Read and Write Operations
Min
0
ns
t
WHWH1
t
WHWH1
Programming Operation (
Note 4
)
Typ
6
μs
t
WHWH1
t
WHWH1
Accelerated Programming Operation (
Note 4
)
Typ
4
μs
t
WHWH2
t
WHWH2
Sector Erase Operation (
Note 4
)
Typ
0.5
sec
t
VCS
V
CC
Setup Time (
Note 1
)
Min
50
μs
t
RB
Write Recovery Time from RY/BY#
Min
0
ns
t
BUSY
Program/Erase Valid to RY/BY# Delay
Max
90
ns
Min
35
ns
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PDF描述
S71PL129JA0 FAN MOTOR IMP 101.6X55MM 48V TTL
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