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參數(shù)資料
| 型號： | S3P8245XX-TW |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 10 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 12 X 12 MM, TQFP-80 |
| 文件頁數(shù)： | 48/217頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | S3P8245XX-TW |
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S3C8248/C8245/P8245/C8247/C8249/P8249
8-BIT TIMER A/B
11-3
TIMER A CONTROL REGISTER (TACON)
You use the timer A control register, TACON, to
— Select the timer A operating mode (interval timer, capture mode, or PWM mode)
— Select the timer A input clock frequency
— Clear the timer A counter, TACNT
— Enable the timer A overflow interrupt or timer A match/capture interrupt
— Clear timer A match/capture interrupt pending conditions
TACON is located in set 1, Bank 0 at address EDH, and is read/write addressable using Register addressing
mode.
A reset clears TACON to '00H'. This sets timer A to normal interval timer mode, selects an input clock frequency
of fxx/1024, and disables all timer A interrupts. You can clear the timer A counter at any time during normal
operation by writing a "1" to TACON.3.
The timer A overflow interrupt (TAOVF) is interrupt level IRQ0 and has the vector address E2H. When a timer A
overflow interrupt occurs and is serviced by the CPU, the pending condition is cleared automatically by hardware.
Timer A Control Register
EDH, Set 1, Bank 0, R/W, RESET; 00H
.7
.6
.5
.4
.3
.2
.1
.0
MSB
LSB
Timer A match/capture interrupt
enable bit:
0 = DIsable interrupt
1 = Enable interrupt
Timer A match/capture interrupt
pending bit:
0 = No interrupt pending
0 = Clear pending bit (write)
1 = Interrupt is pending
Timer A overflow interrupt enable
0 = Disable overflow interrupt
1 = Enable overflow interrupt
Timer A counter clear bit:
0 = No affect
1 = Clear the timer A counter (when write)
Timer A input clock selection bits:
00 = fXX/1024
01 = fXX/256
10 = fXX/64
11 = External clock (TACLK)
Timer A operating mode selection bits:
00 = Interval mode (TAOUT mode)
01 = Capture mode (capture on rising edge,
Counter running, OVF can occur)
10 = Capture mode (Capture on falling edge,
Counter running, OVF can occur)
11 = PWM mode (OVF interrupt can occur)
NOTE:
Pending bit of overflow interrupt is located in INTPND (D2H, set1) register.
Figure 11-1. Timer A Control Register (TACON)
相關(guān)PDF資料 |
PDF描述 |
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