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參數(shù)資料
| 型號： | S3P8245XX-TW |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 10 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 12 X 12 MM, TQFP-80 |
| 文件頁數(shù)： | 213/217頁 |
| 文件大?。?/td> | 1237K |
| 代理商： | S3P8245XX-TW |
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INTERRUPT STRUCTURE
S3C8248/C8245/P8245/C8247/C8249/P8249
5-8
PERIPHERAL INTERRUPT CONTROL REGISTERS
For each interrupt source there is one or more corresponding peripheral control registers that let you control the
interrupt generated by the related peripheral (see Table 5-3).
Table 5-3. Interrupt Source Control and Data Registers
Interrupt Source
Interrupt Level
Register(s)
Location(s) in Set 1
Timer A overflow
Timer A match/capture
IRQ0
TACON
TACINT
TADATA
EDH, bank 0
EEH, bank 0
EFH, bank 0
Timer B match
IRQ1
TBCON
TBDATAH, TBDATAL
ECH, bank 0
EAH, EBH, bank 0
Timer 0 match
IRQ2
T0CON, T0CNTH
T0CNTL, T0DATAH
T0DATAL
F1H, F2H, bank 1
F3H, F4H, bank 1
F5H, bank 1
Timer 1 overflow
Timer 1 match/capture
IRQ3
T1CON
T1CNTH
T1CNTL
T1DATAH
T1DATAL
FBH, bank 1
FCH, bank 1
FDH, bank 1
FEH, bank 1
FFH, bank 1
SIO interrupt
IRQ4
SIOCON
SIODATA
SIOPS
F0H, bank 0
F1H, bank 0
F2H, bank 0
Watch timer overflow
IRQ5
WTCON
FAH, bank 1
P0.3 external interrupt
P0.2 external interrupt
P0.1 external interrupt
P0.0 external interrupt
IRQ6
P0CONL
P0INT
P0PND
E1H, bank 0
E2H, bank 0
E3H, bank 0
P0.7 external interrupt
P0.6 external interrupt
P0.5 external interrupt
P0.4 external interrupt
IRQ7
P0CONH
P0INT
P0PND
E0H, bank 0
E2H, bank 0
E3H, bank 0
NOTE: Because the timer 0 overflow interrupt is cleared by hardware, the T0CON register controls only the enable/disable
functions. The T0CON register contains enable/disable and pending bits for the timer 0 match/capture interrupt.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S3P8454-QW | 8-BIT, OTPROM, 25 MHz, MICROCONTROLLER, PQFP80 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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