參數(shù)資料
型號(hào)： R5F56108WNBG
元件分類(lèi)： 微控制器/微處理器
英文描述： 64-BIT, FLASH, MICROCONTROLLER
封裝： LFBGA-176
文件頁(yè)數(shù)： 66/85頁(yè)
文件大小： 1355K
代理商： R5F56108WNBG
RX610 Group
5. Electrical Characteristics
R01DS0097EJ0100
Rev.1.00
Page 69 of 83
Apr 22, 2011
5.3.4
Timing of On-Chip Peripheral Modules
Table 5.8
Timing of On-Chip Peripheral Modules (1)
Conditions: VCC = PLLVCC = AVCC = 3.0 to 3.6 V, VREFH = 3.0 V to AVCC, VSS = PLLVSS = VREFL = 0 V, PCLK = 8 to 50 MHz
Ta = -20 to +85C (regular specifications), Ta = -40 to +85C (wide-range specifications)
Output load conditions: VOH = VCC x 0.5, VOL = VCC x 0.5, IOH = -1.0 mA, IOL = 1.0 mA, C = 30 pF
Item
Symbol
Min.
Max.
Unit
Test
Conditions
Output data delay time
tPWD
40
ns
Input data setup time
tPRS
25
ns
I/O ports
Input data hold time
tPRH
25
ns
Figure 5.14
Timer output delay time
tTOCD
40
ns
Timer input setup time
tTICS
25
ns
Figure 5.15
Timer clock input setup time
tTCKS
25
ns
Single-edge
setting
tTCKWH
1.5 x (1/PCLK)
tcyc
TPU
Timer clock pulse width
Both-edge setting
tTCKWL
2.5 x (1/PCLK)
tcyc
Figure 5.16
PPG
Pulse output delay time
tPOD
40
ns
Figure 5.17
Timer output delay time
tTMOD
40
ns
Figure 5.18
Timer reset input setup time
tTMRS
25
ns
Figure 5.19
Timer clock input setup time
tTMCS
25
ns
Single-edge
setting
tTMCWH
1.5 x (1/PCLK)
tcyc
8-bit timer
Timer clock pulse width
Both-edge setting
tTMCWL
2.5 x (1/PCLK)
tcyc
Figure 5.20
WDT
Overflow output delay time
tWOVD
40
ns
Figure 5.21
Asynchronous
4 x (1/PCLK)
Input clock cycle
Clock
synchronous
tScyc
6 x (1/PCLK)
tcyc
Input clock pulse width
tSCKW
0.4 x tScyc
0.6 x tScyc
tScyc
Input clock rise time
tSCKr
20
ns
Input clock fall time
tSCKf
20
ns
Asynchronous
4 x (1/PCLK)
tcyc
Output clock cycle
Clock
synchronous
tScyc
6 x (1/PCLK)
Output clock pulse width
tSCKW
0.4 x tScyc
0.6 x tScyc
tScyc
Output clock rise time
tSCKr
20
ns
Output clock fall time
tSCKf
20
ns
Figure 5.22
Transmit data delay time
tTXD
40
ns
Receive data setup time (clock synchronous)
tRXS
40
ns
SCI
Receive data hold time (clock synchronous)
tRXH
40
ns
Figure 5.23
A/D converter
Trigger input setup time
tTRGS
25
ns
Figure 5.24
相關(guān)PDF資料
PDF描述
R5F56104VNFP 64-BIT, FLASH, MICROCONTROLLER, PQFP144
R5F5630BDDBG 32-BIT, FLASH, 100 MHz, MICROCONTROLLER, PBGA176
R5F5630DCDFP 32-BIT, FLASH, 100 MHz, MICROCONTROLLER, PQFP100
R5F56308DDLA 32-BIT, FLASH, 100 MHz, MICROCONTROLLER, PBGA100
R5F56308CDLA 32-BIT, FLASH, 100 MHz, MICROCONTROLLER, PBGA100
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參數(shù)描述
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