參數(shù)資料
型號： R5F52107ADFF
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 50 MHz, MICROCONTROLLER, PQFP80
封裝： 14 X 14 MM, 0.65 MM PITCH, PLASTIC, LQFP-80
文件頁數(shù)： 1193/1473頁
文件大?。?/td> 13588K
代理商： R5F52107ADFF
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22. Port Output Enable 2 (POE2)
22.2.1
Input Level Control/Status Register 1 (ICSR1)
Note 1. Can be modified only once after a reset.
Note 2. Writing 0 to this bit after reading it as 1 clears the flag and is the only allowed way.
ICSR1 selects the input modes for the POE0# to POE3# pins, controls the enable/disable of OEI1 interrupts by setting
the POE0F to POE3F flags to 1, and indicates status.
When low-level sampling has been set by the POE0M[1:0] to POE3M[1:0] bits, writing 0 to the POE0F to POE3F flags
Address(es): 0008 8900h
b15
b14
b13
b12
b11
b10
b9
b8
b7
b6
b5
b4
b3
b2
b1
b0
POE3F POE2F POE1F POE0F
—
PIE1
POE3M[1:0]
POE2M[1:0]
POE1M[1:0]
POE0M[1:0]
Value after reset:
00000
0000000
0000
Bit
Symbol
Bit Name
Description
R/W
b1, b0
POE0 Mode
Select
b1 b0
0 0: Accepts a request on the falling edge of POE0# input.
0 1: Accepts a request when POE0# input has been sampled 16 times at
PCLK/8 clock pulses and all are low level.
1 0: Accepts a request when POE0# input has been sampled 16 times at
PCLK/16 clock pulses and all are low level.
1 1: Accepts a request when POE0# input has been sampled 16 times at
PCLK/128 clock pulses and all are low level.
b3, b2
POE1 Mode
Select
b3 b2
0 0: Accepts a request on the falling edge of POE1# input.
0 1: Accepts a request when POE1# input has been sampled 16 times at
PCLK/8 clock pulses and all are low level.
1 0: Accepts a request when POE1# input has been sampled 16 times at
PCLK/16 clock pulses and all are low level.
1 1: Accepts a request when POE1# input has been sampled 16 times at
PCLK/128 clock pulses and all are low level.
b5, b4
POE2 Mode
Select
b5 b4
0 0: Accepts a request on the falling edge of POE2# input.
0 1: Accepts a request when POE2# input has been sampled 16 times at
PCLK/8 clock pulses and all are low level.
1 0: Accepts a request when POE2# input has been sampled 16 times at PCLK/
16 clock pulses and all are low level.
1 1: Accepts a request when POE2# input has been sampled 16 times at
PCLK/128 clock pulses and all are low level.
b7, b6
POE3 Mode
Select
b7 b6
0 0: Accepts a request on the falling edge of POE3# input.
0 1: Accepts a request when POE3# input has been sampled 16 times at
PCLK/8 clock pulses and all are low level.
1 0: Accepts a request when POE3# input has been sampled 16 times at PCLK/
16 clock pulses and all are low level.
1 1: Accepts a request when POE3# input has been sampled 16 times at
PCLK/128 clock pulses and all are low level.
b8
Port Interrupt
Enable 1
0: OEI1 interrupt requests by the input level detection disabled
1: OEI1 interrupt requests by the input level detection enabled
R/W
b11 to b9
—
Reserved
These bits are read as 0. The write value should be 0.
R/W
b12
POE0 Flag
0: Indicates that a high impedance request has not been input to the POE0# pin.
1: Indicates that a high impedance request has been input to the POE0# pin.
R/(W)
b13
POE1 Flag
0: Indicates that a high impedance request has not been input to the POE1# pin.
1: Indicates that a high impedance request has been input to the POE1# pin.
R/(W)
b14
POE2 Flag
0: Indicates that a high impedance request has not been input to the POE2# pin.
1: Indicates that a high impedance request has been input to the POE2# pin.
R/(W)
b15
POE3 Flag
0: Indicates that a high impedance request has not been input to the POE3# pin.
1: Indicates that a high impedance request has been input to the POE3# pin.
R/(W)
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PDF描述
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