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參數(shù)資料
| 型號： | R5F36B3ENNP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 16 MHz, MICROCONTROLLER, PQCC64 |
| 封裝： | 9 X 9 MM, 0.50 MM PITCH, PLASTIC, HVQFN-64 |
| 文件頁數(shù)： | 8/354頁 |
| 文件大小： | 4695K |
| 代理商： | R5F36B3ENNP |
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R01UH0197EJ0120 Rev.1.20
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Jul 21, 2011
M16C/6B Group
10. Watchdog Timer
10.2
Count Source Protection Mode Enabled
The 125 kHz on-chip oscillator clock is used for the watchdog timer count source when count source protection
mode is enabled. If the CPU clock stops when a program is out of control, the clock can still be supplied to the
watchdog timer.
NOTES:
1.
The WDTON bit cannot be changed by a program. Write 0 to bit 0 of address FFFFFh with a flash
programmer to set the WDTON bit.
2.
Even if 0 is written to the CSPROINI bit in the OFS1 address, the CSPRO is set to 1. The CSPROINI
bit cannot be changed by a program. Write 0 to bit 7 of address FFFFFh with a flash programmer to
set the CSPROINI bit.
Table 10.3
Watchdog Timer Specifications (When Count Source Protection Mode is Enabled)
Item
Specification
Count source
125 kHz
on-chip oscillator clock
Count operation
Decrement
Period
Watchdog timer count value (4096)
125 kHz
on-chip oscillator clock
example: When 125 kHz on-chip oscillator clock = 125 kHz, period = approximately
32.8 ms
Watchdog timer
reset condition
Reset
Write 00h, and then FFh to the WDTR register.
Underflow
Count start condition Set the WDTON bit (1) in the OFS1 address (FFFFFh) to select the watchdog timer
operation after reset.
When the WDTON bit is set to 1 (watchdog timer is in stop state after reset)
The watchdog timer and prescaler stop after reset and count starts by writing to
the WDTS register.
When the WDTON bit is set to 0 (watchdog timer starts automatically after reset)
The watchdog timer and prescaler start counting automatically after reset.
Count stop condition None (Count does not stop in wait mode or in hold state once count starts. The
MCU does not enter stop mode.)
Operation when the
timer underflows
Watchdog timer reset (refer to 5.3 “Watchdog Timer Reset”)
Registers, bits
When the CSPRO bit in the CSPR register is set to 1 (count source protection
mode enabled) (2), the followings are set automatically.
- Set 0FFFh to the watchdog timer.
- Set the CM14 bit in the CM1 register to 0. (125 kHz on-chip oscillator on.)
- Set the PM12 bit in the PM1 register to 1. (The watchdog timer reset is generated
when watchdog timer underflows.)
The following conditions apply in count source protection mode.
- Writing to the CM10 bit in the CM1 register is disabled. (It remains unchanged
even if it is set to 1. The MCU does not enter stop mode.)
- Writing to the CM14 bit in the CM1 register is disabled. (It remains unchanged
even if it is set to 1. The 125 kHz on-chip oscillator does not stop.)
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