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參數資料
| 型號： | QL6250E-7PQ208M |
| 廠商： | QUICKLOGIC CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 960 CLBS, 248160 GATES, PQFP208 |
| 封裝： | 28 X 28 MM, 3.35 MM HEIGHT, MS-028, PLASTIC, QFP-208 |
| 文件頁數： | 20/64頁 |
| 文件大?。?/td> | 850K |
| 代理商： | QL6250E-7PQ208M |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁當前第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁
2006 QuickLogic Corporation
Eclipse-E Family Data Sheet Rev. A
27
Figure 29: Eclipse-E Global Clock Structure
NOTE: When using a PLL, t
PGCK and tBGCK are effectively zero due to delay adjustment by Phase Locked
Loop feedback path.
Figure 30: Global Clock Structure Timing Elements
Table 15: Eclipse-E Tree Clock Delay
Clock Segment
Parameter
Value
Min
Max
tPGCK
Global clock pin delay to quad net
-
1.92 ns
tBGCK
Global clock tree delay (quad net to flip-flop)
-
0.28 ns
tDPD
Dedicated clock pad
-
1.7 ns
tGSKEW
Global delay clock skew
-
0.1 ns
tDSKEW
Dedicated clock skew
-
0.05 ns
Quad net
Internally generated clock, or
clock from general routing network
Global Clock
(CLK) Input
Quad-Net Clock Network
FF
Global Clock Buffer
相關PDF資料 |
PDF描述 |
|---|---|
| QL6250E-7PS484C | FPGA, 960 CLBS, 248160 GATES, PBGA484 |
| QL6250E-7PS484I | FPGA, 960 CLBS, 248160 GATES, PBGA484 |
| QL6250E-7PS484M | FPGA, 960 CLBS, 248160 GATES, PBGA484 |
| QL6250E-8PQ208C | FPGA, 960 CLBS, 248160 GATES, PQFP208 |
| QL6250E-8PQ208I | FPGA, 960 CLBS, 248160 GATES, PQFP208 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| QL6325PQ208 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| QL6325PT280 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| QL63D5SA | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:InGaAlP Laser Diode |
| QL63F5SA | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:InGaAlP Laser Diode |
| QL63H5S-A | 制造商:ROITHNER 制造商全稱:ROITHNER 功能描述:INGaAIP Laser Diode |
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