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參數(shù)資料
| 型號(hào)： | PSD835G2-A-70B81I |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| 中文描述： | 在8片位微控制器可配置存儲(chǔ)系統(tǒng) |
| 文件頁(yè)數(shù)： | 89/110頁(yè) |
| 文件大?。?/td> | 570K |
| 代理商： | PSD835G2-A-70B81I |
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PSD8XX Family
PSD835G2
88
-90
-12
PT
Aloc
TURBO
OFF
Slew
Rate
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
Maximum Frequency
External Feedback
Maximum Frequency
Internal Feedback (f
CNTA
)
Maximum Frequency
Pipelined Data
Input Setup Time
Input Hold Time
Clock High Time
Clock Low Time
Clock to Output Delay
GPLD Array Delay
1/(t
SA
+t
COA
)
23.8
20.8
MHz
f
MAXA
1/(t
SA
+t
COA
–10)
31.25
26.3
MHz
1/(t
CHA
+t
CLA
)
38.4
30.3
MHz
t
SA
t
HA
t
CHA
t
CLA
t
COA
t
ARD
t
MINA
8
10
12
18
15
Add 4 Add 20
ns
ns
ns
ns
ns
ns
10
15
12
Add 20
Add 20
Add 20 Sub 6
34
23
38
27
Any Micro
Cell
1/f
CNTA
Add 4
Minimum Clock Period
32
38
ns
GPLD Micro
Cell Asynchronous Clock Mode Timing
(3.0 V to 3.6 V Versions)
NOTE:
1. Inputs from Port A, B, and C relative to register/latch clock from the PLD. ALE latch timings refer to t
AVLX
and t
LXAX
.
-90
-12
PT
Aloc
TURBO
OFF
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
t
IS
t
IH
t
INH
t
INL
Input Setup Time
(Note 1)
0
0
ns
Input Hold Time
(Note 1)
20
23
Add 20
ns
NIB Input High Time
(Note 1)
13
13
ns
NIB Input Low Time
(Note 1)
12
13
ns
t
INO
NIB Input to Combinatorial
Delay
(Note 1)
46
62
Add 4
Add 20
ns
Input Micro
Cell Timing
(3.0 V to 3.6 V Versions)
PSD835G2 AC/DC Parameters – GPLD Timing Parameters
(3.0 V to 3.6 V Versions)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PSD835G2-A-70J | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2-A-70JI | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2-A-70M | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2-A-70MI | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2-A-70U | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PSD835G2V-12UI | 功能描述:靜態(tài)隨機(jī)存取存儲(chǔ)器 3.0V 4M 120ns RoHS:否 制造商:Cypress Semiconductor 存儲(chǔ)容量:16 Mbit 組織:1 M x 16 訪問(wèn)時(shí)間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray |
| PSD835G2V-90U | 功能描述:靜態(tài)隨機(jī)存取存儲(chǔ)器 3.0V 4M 90ns RoHS:否 制造商:Cypress Semiconductor 存儲(chǔ)容量:16 Mbit 組織:1 M x 16 訪問(wèn)時(shí)間:55 ns 電源電壓-最大:3.6 V 電源電壓-最小:2.2 V 最大工作電流:22 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:TSOP-48 封裝:Tray |
| PSD853F2-70J | 功能描述:SPLD - 簡(jiǎn)單可編程邏輯器件 5.0V 1M 70ns RoHS:否 制造商:Texas Instruments 邏輯系列:TICPAL22V10Z 大電池?cái)?shù)量:10 最大工作頻率:66 MHz 延遲時(shí)間:25 ns 工作電源電壓:4.75 V to 5.25 V 電源電流:100 uA 最大工作溫度:+ 75 C 最小工作溫度:0 C 安裝風(fēng)格:Through Hole 封裝 / 箱體:DIP-24 |
| PSD853F2-70M | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 1M 70ns RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD853F2-90J | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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