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參數(shù)資料
| 型號： | PSD602E1 |
| 英文描述： | Field Programmable Microcontroller Peripherals with Embedded Micro--Cell(可編程邏輯，4K位SRAM,26個(gè)可編程I/O,通用PLD有63個(gè)輸入) |
| 中文描述： | 現(xiàn)場可編程微控制器外圍設(shè)備和嵌入式微-細(xì)胞（可編程邏輯，4K的位的SRAM，26我個(gè)可編程輸入/輸出，通用PLD的有63個(gè)輸入） |
| 文件頁數(shù)： | 65/84頁 |
| 文件大?。?/td> | 426K |
| 代理商： | PSD602E1 |
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PSD6XX Family
11-65
PSD6XXE1 AC/DC Parameters – GPLD and ECSPLD Timing
(5 V ± 10% Versions)
GPLD and ECSPLD Combinatorial Timing
(5 V ± 10%)
-70
-90
-15
PT
Aloc
Slew
Rate Unit
Symbol
Parameter
Conditions
Min
Max
Min
Max
Min
Max
ECSPLD Input Pin
to ECSPLD
Combinatorial Output
t
PD1
(Notes 1 & 2)
18
20
24
Add 3
ns
GPLD Input Pin/Feedback
to GPLD Combinatorial
Output Port C
t
PD2
(Note 2a)
25
28
32
Add 2
ns
GPLD Input Pin/Feedback
to GPLD Combinatorial
Output Port A or B
t
PD3
(Note 2a)
27
30
34
ns
GPLD Input to ECSPLD
Output Enable
(Notes 2 & 2a)
23
25
29
Add 3
ns
t
EA
GPLD Input to GPLD
Output Enable
(Notes 2a & 2b)
26
28
32
ns
GPLD Input to ECSPLD
Output Disable
(Notes 2 & 2a)
23
25
29
Add 3
ns
t
ER
GPLD Input to GPLD
Output Disable
(Notes 2a & 2b)
26
28
32
ns
t
ARP
GPLD Register Clear or
Preset Delay
(Notes 2a & 2b)
26
29
33
ns
t
ARPW
GPLD Register Clear or
Preset Pulse Width
(Notes 2a & 2b)
20
25
29
ns
t
ARD
GPLD Array Delay
Any Micro
Cell
16
18
22
Add 2
ns
NOTES:
1.
ECSPLD Input pins are A(0:15), PGR(0:3), CNTL(0:2), PDN.
ECSPLD Outputs are PA(0:3), PB(0:3), PD(0:2).
2a. GPLD Inputs are A(0:15), PGR(0:3), CNTL(0:2), PA(0:7), PB(0:7), PC(0:7), PD(0:2), ALE, PDN. Add 25ns for propagation delay
from RSTin pin.
2b. GPLD Outputs are PA(4:7), PB(4:7), PC(0:7).
2.
相關(guān)PDF資料 |
PDF描述 |
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| PSD60-B | 制造商:WALL 制造商全稱:Wall Industries,Inc. 功能描述:60 Watt Dual Output AC/DC Power Supply |
| PSD61 | 制造商:POWERSEM 制造商全稱:POWERSEM 功能描述:Three Phase Rectifier Bridges |
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