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參數(shù)資料
| 型號： | PSD401A2-C-70U |
| 廠商： | 意法半導體 |
| 英文描述： | Low Cost Field Programmable Microcontroller Peripherals |
| 中文描述： | 低成本現(xiàn)場可編程微控制器外圍設備 |
| 文件頁數(shù)： | 96/123頁 |
| 文件大?。?/td> | 657K |
| 代理商： | PSD401A2-C-70U |
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PSD4XX Famly
93
-20
-25
ZPLD_TURBO
OFF
Symbol
Parameter
Conditions
Min
Max Min Max
Unit
t
AVQV (PA)
t
SLQV (PA)
t
RLQV (PA)
t
DVQV (PA)
t
QXRH (PA)
t
RLRH (PA)
t
RHQZ (PA)
Address Valid to Data Valid
(Note 3)
95
120
Add 20
ns
CS Valid to Data Valid
100
120
Add 20
ns
RD to Data Valid
(Notes 1 and 4)
50
90
0
ns
Data In to Data Out Valid
35
50
0
ns
RD Data Hold Time
(Note 1)
0
0
0
ns
RD Pulse Width
(Note 1)
40
70
0
ns
RD to Data High-Z
(Note 1)
35
60
0
ns
-20
-25
ZPLD_TURBO
OFF
Symbol
Parameter
Conditions
Min Max Min Max
Unit
t
WLQV (PA)
WR to Data Propagation Delay
(Note 2)
60
60
0
ns
t
DVQV (PA)
Data to Port A Data
Propagation Delay
(Note 5)
40
50
0
ns
t
WHQZ (PA)
WR Invalid to Port A Tri-state
(Note 2)
35
60
0
ns
Port A Peripheral Data Mode Read Timng
(3.0 V ± 10%)
Port A Peripheral Data Mode Write Timng
(3.0 V ± 10%)
Microcontroller Interface – AC/DC Parameters (ZPSD4XXV Versions)
(3.0 V ± 10%)
NOTES:
1. RD timing has the same timing as PSEN, DS, LDS, UDS signals.
2. WR timing has the same timing as E, DS, LDS, UDS, WRL, WRH signals.
3. Any input used to select Port A Data Peripheral Mode.
4. Data is already stable on Port A.
5. Data stable on ADIO pins to data on Port A.
相關PDF資料 |
PDF描述 |
|---|---|
| PSD401A2-C-90JI | Low Cost Field Programmable Microcontroller Peripherals |
| PSD401A2-C-90UI | Low Cost Field Programmable Microcontroller Peripherals |
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| PSD413A1-C-15L | 3-Input 3-Output OR Gate; Package: SOEIAJ-16; No of Pins: 16; Container: Rail; Qty per Container: 50 |
| PSD401A1-C-12J | HDC-HD-15BCM RoHS Compliant: Yes |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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| PSD402A1-12JI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Peripheral |
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