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參數(shù)資料
| 型號(hào)： | PPC440SP-ANC533C |
| 廠(chǎng)商： | APPLIEDMICRO INC |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | PowerPC 440SP Embedded Processor |
| 中文描述： | 32-BIT, 533 MHz, RISC PROCESSOR, PBGA783 |
| 封裝： | 29 X 29 MM, 1 MM PITCH, ROHS COMPLIANT, PLASTIC, FCBGA-783 |
| 文件頁(yè)數(shù)： | 81/85頁(yè) |
| 文件大?。?/td> | 615K |
| 代理商： | PPC440SP-ANC533C |
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PowerPC 440SP Embedded Processor
Revision 1.23 - Sept 26, 2006
Data Sheet
AMCC Proprietary
81
Table 20. DDR SDRAM I/O Read Timing—T
SD
and T
HD
Notes:
1. T
SD
and T
HD
are measured under worst case conditions.
2. Clock speed for the values in the table is 333.33MHz.
3. The time values in the table include 1/4 of a cycle at 166MHz (3ns x 0.25 = 0.75 ns).
4. To obtain adjusted T
SD
and T
HD
values for lower clock frequencies, subtract 0.75 ns from the values in the table and add 1/4
of the cycle time for the lower clock frequency (e.g., T
SD
- 0.75 + 0.25T
CYC
).
Figure 10 shows the data strobe (DQS) and the data to be coincident. There is actually a slight skew as specified
by the SDRAM specifications, and there can be additional skew due to loading and signal routing. It is
recommended that the signal length for all of the eight DQS signals be matched.
Figure 10. DDR SDRAM Memory Data and DQS
Signal Names
Reference Signal
Read Data vs DQS Setup
T
SD
(ns)
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
Read Data vs DQS Hold
T
HD
(ns)
1.00
1.00
1.00
1.00
1.00
1.00
1.00
1.00
1.00
MemData00:07
MemData08:15
MemData16:23
MemData24:31
MemData32:39
MemData40:47
MemData48:55
MemData56:63
ECC0:7
DQS0
DQS1
DQS2
DQS3
DQS4
DQS5
DQS6
DQS7
DQS8
DQS
MemData
TSD
THD
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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