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參數(shù)資料
| 型號： | PPC405GP-3FE200CZ |
| 廠商： | APPLIEDMICRO INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Power PC 405GP Embedded Processor |
| 中文描述： | 32-BIT, 200 MHz, RISC PROCESSOR, PBGA456 |
| 封裝： | 35 X 35 MM, PLASTIC, LEAD FREE, EBGA-456 |
| 文件頁數(shù)： | 52/59頁 |
| 文件大?。?/td> | 782K |
| 代理商： | PPC405GP-3FE200CZ |
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405GP – Power PC 405GP Embedded Processor
52
AMCC
Revision 2.03 – September 7, 2007
Data Sheet
Internal Peripheral Interface
IICSCL
IICSDA
UART0_CTS
UART0_DCD
UART0_DSR
UART0_DTR
UART0_RI
UART0_RTS
UART0_Rx
UART0_Tx
UART1_RTS/
UART1_DTR
UART1_DSR/
UART1_CTS
UART1_Rx
UART1_Tx
UARTSerClk
Interrupts Interface
IRQ0:6[GPIO17:23]
JTAG Interface
TCK
TDI
TDO
TMS
TRST
System Interface
DrvrInh1:2
GPIO1[TS1E]
GPIO2[TS2E]
GPIO3[TS1O]
GPIO4[TS2O]
GPIO5[TS3]
GPIO6[TS4]
GPIO7[TS5]
GPIO8[TS6]
GPIO9[TrcClk]
Halt
RcvrInh
SysClk
SysErr
SysReset
TestEn
TmrClk
na
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8
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dc
dc
I/O Specifications—All speeds
(Part 2 of 2)
Notes:
1.
PCI timings are for operation up to 66.66MHz. PCI output hold time requirement is 1ns for 66.66MHz and 2ns for 33.33MHz.
In synchronous mode, timing is relative to SysClk. In asynchronous mode, timing is relative to PCIClk.
2. Ethernet interface meets timing requirements as defined by IEEE 802.3 standard.
3. For PCI, I/O H is specified at 0.9OV
DD
and I/O L is specified at 0.1OV
DD
. For all other interfaces, I/O H is specified at 2.4 V
and I/O L is specified at 0.4 V.
Signal
Input (ns)
Output (ns)
Output Current (mA)
I/O H
(min)
Clock
Notes
Setup Time
(T
IS
min)
Hold Time
(T
IH
min)
Valid Delay
(T
OV
max)
Hold Time
(T
OH
min)
I/O L
(min)
相關(guān)PDF資料 |
PDF描述 |
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