參數(shù)資料
型號： PLL1706DBQRG4
英文描述： 3.3-V DUAL PLL MULTICLOCK GENERATOR
中文描述： 3.3 - V雙鎖相環(huán)MULTICLOCK發(fā)生器
文件頁數(shù)： 8/18頁
文件大?。?/td> 187K
代理商： PLL1706DBQRG4
PLL1705
PLL1706
SLES046A
–
AUGUST 2002
–
REVISED SEPTEMBER 2002
www.ti.com
8
THEORY OF OPERATION
MASTER CLOCK AND SYSTEM CLOCK OUTPUT
The PLL1705/6 consists of a dual PLL clock and master clock generator which generates four system clocks and two
buffered 27-MHz clocks from a 27-MHz master clock. Figure 7 shows the block diagram of the PLL1705/6. The PLL is
designed to accept a 27-MHz master clock.
PLL2
Counter N
Phase Detector
and
Loop Filter
OSC
Divider
SCKO3
384 fS
SCKO0
–
3
Frequency
Control
Counter M
VCO
Divider
PLL1
Counter M
Phase Detector
and
Loop Filter
Counter N
VCO
SCKO2
256 fS
Divider
SCKO1
33.8688/16.9344 MHz
SCKO0
33.8688 MHz
MCKO2
27 MHz
MCKO1
27 MHz
XT1 XT2
Figure 7. Block Diagram
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PDF描述
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PLL200500A Analog IC
PLL20070 Analog IC
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PLL1707DBQR 功能描述:時鐘發(fā)生器及支持產(chǎn)品 3.3V Dual PLL Multi- Clock Gen RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56
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