參數(shù)資料
型號(hào)： PIC18F96J65
廠商： Microchip Technology Inc.
英文描述： 64/80/100-Pin, High-Performance, 1 Mbit Flash Microcontrollers with Ethernet
中文描述： 64/80/100-Pin，高性能，1兆位閃存微控制器與以太網(wǎng)
文件頁數(shù)： 296/474頁
文件大小： 3834K
代理商： PIC18F96J65
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PIC18F97J60 FAMILY
DS39762A-page 294
Advance Information
2006 Microchip Technology Inc.
19.4.14
While in Sleep mode, the I
2
C module can receive
addresses or data and when an address match or
complete byte transfer occurs, wake the processor
from Sleep (if the MSSP interrupt is enabled).
SLEEP OPERATION
19.4.15
EFFECTS OF A RESET
A Reset disables the MSSP module and terminates the
current transfer.
19.4.16
MULTI-MASTER MODE
In Multi-Master mode, the interrupt generation on the
detection of the Start and Stop conditions allows the
determination of when the bus is free. The Stop (P) and
Start (S) bits are cleared from a Reset or when the
MSSP module is disabled. Control of the I
2
C bus may
be taken when the P bit (SSPxSTAT<4>) is set, or the
bus is Idle, with both the S and P bits clear. When the
bus is busy, enabling the MSSP interrupt will generate
the interrupt when the Stop condition occurs.
In multi-master operation, the SDAx line must be
monitored for arbitration to see if the signal level is the
expected output level. This check is performed in
hardware with the result placed in the BCLxIF bit.
The states where arbitration can be lost are:
Address Transfer
Data Transfer
A Start Condition
A Repeated Start Condition
An Acknowledge Condition
19.4.17
MULTI -MASTER COMMUNICATION,
BUS COLLISION AND BUS
ARBITRATION
Multi-Master mode support is achieved by bus arbitra-
tion. When the master outputs address/data bits onto
the SDAx pin, arbitration takes place when the master
outputs a ‘
1
’ on SDAx, by letting SDAx float high and
another master asserts a ‘
0
’. When the SCLx pin floats
high, data should be stable. If the expected data on
SDAx is a ‘
1
’ and the data sampled on the SDAx
pin =
0
, then a bus collision has taken place. The
master will set the Bus Collision Interrupt Flag, BCLxIF
and reset the I
2
C port to its Idle state (Figure 19-27).
If a transmit was in progress when the bus collision
occurred, the transmission is halted, the BF flag is
cleared, the SDAx and SCLx lines are deasserted and
the SSPxBUF can be written to. When the user services
the bus collision Interrupt Service Routine and if the I
2
C
bus is free, the user can resume communication by
asserting a Start condition.
If a Start, Repeated Start, Stop or Acknowledge condition
was in progress when the bus collision occurred, the
condition is aborted, the SDAx and SCLx lines are
deasserted and the respective control bits in the
SSPxCON2 register are cleared. When the user services
the bus collision Interrupt Service Routine and if the I
2
C
bus is free, the user can resume communication by
asserting a Start condition.
The master will continue to monitor the SDAx and SCLx
pins. If a Stop condition occurs, the SSPxIF bit will be set.
A write to the SSPxBUF will start the transmission of
data at the first data bit regardless of where the
transmitter left off when the bus collision occurred.
In Multi-Master mode, the interrupt generation on the
detection of Start and Stop conditions allows the deter-
mination of when the bus is free. Control of the I
2
C bus
can be taken when the P bit is set in the SSPxSTAT
register, or the bus is Idle and the S and P bits are
cleared.
FIGURE 19-27:
BUS COLLISION TIMING FOR TRANSMIT AND ACKNOWLEDGE
SDAx
SCLx
BCLxIF
SDAx released
by master
SDAx line pulled low
by another source
Sample SDAx. While SCLx is high,
data doesn’t match what is driven
by the master.
Bus collision has occurred.
Set bus collision
interrupt (BCLxIF)
Data changes
while SCLx =
0
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