參數(shù)資料
型號： PIC18F84J11T-I/PT
廠商： Microchip Technology
文件頁數(shù)： 93/332頁
文件大?。?/td> 0K
描述： IC PIC MCU FLASH 8KX16 80TQFP
產(chǎn)品培訓(xùn)模塊： Asynchronous Stimulus
PIC18 J Series MCU Overview
標(biāo)準(zhǔn)包裝： 1,200
系列： PIC® 18F
核心處理器： PIC
芯體尺寸： 8-位
速度： 40MHz
連通性： EBI/EMI，I²C，SPI，UART/USART
外圍設(shè)備： 欠壓檢測/復(fù)位，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 67
程序存儲器容量： 16KB（8K x 16）
程序存儲器類型： 閃存
RAM 容量： 1K x 8
電壓 - 電源 (Vcc/Vdd)： 2 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 12x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 80-TQFP
包裝： 帶卷 (TR)
配用： MA180018-ND - MODULE PLUG-IN 18F85J11
AC162079-ND - HEADER MPLAB ICD2 18F85J90 64/80
AC164328-ND - MODULE SKT FOR 80TQFP
其它名稱： PIC18F84J11T-I/PTTR
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PIC18F85J11 FAMILY
DS39774D-page 182
2010 Microchip Technology Inc.
17.3.2
OPERATION
When initializing the SPI, several options need to be
specified. This is done by programming the appropriate
control bits (SSPCON1<5:0> and SSPSTAT<7:6>).
These control bits allow the following to be specified:
Master mode (SCK is the clock output)
Slave mode (SCK is the clock input)
Clock Polarity (Idle state of SCK)
Data Input Sample Phase (middle or end of data
output time)
Clock Edge (output data on rising/falling edge of
SCK)
Clock Rate (Master mode only)
Slave Select mode (Slave mode only)
The MSSP consists of a transmit/receive shift register
(SSPSR) and a buffer register (SSPBUF). The SSPSR
shifts the data in and out of the device, MSb first. The
SSPBUF holds the data that was written to the SSPSR
until the received data is ready. Once the 8 bits of data
have been received, that byte is moved to the SSPBUF
register. Then, the Buffer Full detect bit, BF
(SSPSTAT<0>), and the MSSP Interrupt Flag bit,
SSPIF, are set. This double-buffering of the received
data (SSPBUF) allows the next byte to start reception
before reading the data that was just received. Any
write to the SSPBUF register during transmis-
sion/reception of data will be ignored and the Write
Collision detect bit, WCOL (SSPCON1<7>), will be set.
User software must clear the WCOL bit so that it can be
determined if the following write(s) to the SSPBUF
register completed successfully.
When the application software is expecting to receive
valid data, the SSPBUF should be read before the next
byte of data to transfer is written to the SSPBUF. The
Buffer Full bit, BF (SSPSTAT<0>), indicates when
SSPBUF has been loaded with the received data (trans-
mission is complete). When the SSPBUF is read, the BF
bit is cleared. This data may be irrelevant if the SPI is
only a transmitter. Generally, the MSSP interrupt is used
to determine when the transmission/reception has com-
pleted. The SSPBUF must be read and/or written. If the
interrupt method is not going to be used, then software
polling can be done to ensure that a write collision does
not occur. Example 17-1 shows the loading of the
SSPBUF (SSPSR) for data transmission.
The SSPSR is not directly readable or writable and can
only be accessed by addressing the SSPBUF register.
Additionally, the SSPSTAT register indicates the
various status conditions.
EXAMPLE 17-1:
LOADING THE SSPBUF (SSPSR) REGISTER
Note:
To avoid lost data in Master mode, a
read of the SSPBUF must be performed
to clear the Buffer Full (BF) detect
bit
(SSPSTAT<0>)
between
each
transmission.
LOOP
BTFSS
SSPSTAT, BF
;Has data been received (transmit complete)?
BRA
LOOP
;No
MOVF
SSPBUF, W
;WREG reg = contents of SSPBUF
MOVWF
RXDATA
;Save in user RAM, if data is meaningful
MOVF
TXDATA, W
;W reg = contents of TXDATA
MOVWF
SSPBUF
;New data to xmit
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