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參數(shù)資料
| 型號： | PIC18F67J60T |
| 廠商： | Microchip Technology Inc. |
| 英文描述： | 64/80/100-Pin, High-Performance, 1 Mbit Flash Microcontrollers with Ethernet |
| 中文描述： | 64/80/100-Pin，高性能，1兆位閃存微控制器與以太網(wǎng) |
| 文件頁數(shù)： | 395/474頁 |
| 文件大?。?/td> | 3834K |
| 代理商： | PIC18F67J60T |
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2006 Microchip Technology Inc.
Advance Information
DS39762A-page 393
PIC18F97J60 FAMILY
Example 1:
Example:
RRNCF
Rotate Right f (no carry)
Syntax:
RRNCF f {,d {,a}}
Operands:
0
≤
f
≤
255
d
∈
[0,1]
a
∈
[0,1]
(f<n>)
→
dest<n – 1>,
(f<0>)
→
dest<7>
Operation:
Status Affected:
N, Z
Encoding:
0100
00da
ffff
ffff
Description:
The contents of register ‘f’ are rotated
one bit to the right. If ‘d’ is ‘
0
’, the result
is placed in W. If ‘d’ is ‘
1
’, the result is
placed back in register ‘f’ (default).
If ‘a(chǎn)’ is ‘
0
’, the Access Bank will be
selected, overriding the BSR value. If ‘a(chǎn)’
is ‘
1
’, then the bank will be selected as
per the BSR value (default).
If ‘a(chǎn)’ is ‘
0
’ and the extended instruction
set is enabled, this instruction operates
in Indexed Literal Offset Addressing
mode whenever f
≤
95 (5Fh). See
Section 25.2.3 “Byte-Oriented and
Bit-Oriented Instructions in Indexed
Literal Offset Mode”
for details.
Words:
1
Cycles:
1
Q Cycle Activity:
Q1
Q2
Q3
Q4
Decode
Read
register ‘f’
Process
Data
Write to
destination
RRNCF REG, 1, 0
Before Instruction
REG
After Instruction
REG
=
1101 0111
=
1110 1011
Example 2:
RRNCF REG, 0, 0
Before Instruction
W
REG
After Instruction
W
REG
=
=
1101 0111
=
=
1110 1011
1101 0111
register f
SETF
Set f
Syntax:
SETF f {,a}
Operands:
0
≤
f
≤
255
a
∈
[0,1]
FFh
→
f
Operation:
Status Affected:
None
Encoding:
0110
100a
ffff
ffff
Description:
The contents of the specified register
are set to FFh.
If ‘a(chǎn)’ is ‘
0
’, the Access Bank is selected.
If ‘a(chǎn)’ is ‘
1
’, the BSR is used to select the
GPR bank (default).
If ‘a(chǎn)’ is ‘
0
’ and the extended instruction
set is enabled, this instruction operates
in Indexed Literal Offset Addressing
mode whenever f
≤
95 (5Fh). See
Section 25.2.3 “Byte-Oriented and
Bit-Oriented Instructions in Indexed
Literal Offset Mode”
for details.
Words:
1
Cycles:
1
Q Cycle Activity:
Q1
Q2
Q3
Q4
Decode
Read
register ‘f’
Process
Data
Write
register ‘f’
SETF
REG,1
Before Instruction
REG
After Instruction
REG
=
5Ah
=
FFh
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PDF描述 |
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