參數(shù)資料
型號： PIC18F4682
廠商： Microchip Technology Inc.
英文描述： 28/40/44-Pin Enhanced Flash Microcontrollers with ECAN Technology, 10-Bit A/D and nanoWatt Technology
中文描述： 28/40/44-Pin增強型閃存微控制器與ECAN技術，10位A / D和納瓦技術
文件頁數(shù)： 47/484頁
文件大?。?/td> 3431K
代理商： PIC18F4682
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2007 Microchip Technology Inc.
Preliminary
DS39761B-page 45
PIC18F2682/2685/4682/4685
4.5
Device Reset Timers
PIC18F2682/2685/4682/4685
three separate on-chip timers that help regulate the
Power-on Reset process. Their main function is to
ensure that the device clock is stable before code is
executed. These timers are:
devices
incorporate
Power-up Timer (PWRT)
Oscillator Start-up Timer (OST)
PLL Lock Time-out
4.5.1
POWER-UP TIMER (PWRT)
The Power-up Timer (PWRT) of PIC18F2682/2685/
4682/4685 devices is an 11-bit counter which uses the
INTRC source as the clock input. This yields an
approximate time interval of 2048 x 32
μ
s = 65.6 ms.
While the PWRT is counting, the device is held in
Reset.
The power-up time delay depends on the INTRC clock
and will vary from chip-to-chip due to temperature and
process variation. See DC parameter 33 for details.
The PWRT is enabled by clearing the PWRTEN
Configuration bit.
4.5.2
OSCILLATOR START-UP TIMER
(OST)
The Oscillator Start-up Timer (OST) provides a
1024 oscillator cycle (from OSC1 input) delay after the
PWRT delay is over (parameter 33). This ensures that
the crystal oscillator or resonator has started and
stabilized.
The OST time-out is invoked only for XT, LP, HS and
HSPLL modes and only on Power-on Reset or on exit
from most power-managed modes.
4.5.3
PLL LOCK TIME-OUT
With the PLL enabled in its PLL mode, the time-out
sequence following a Power-on Reset is slightly
different from other oscillator modes. A separate timer
is used to provide a fixed time-out that is sufficient for
the PLL to lock to the main oscillator frequency. This
PLL lock time-out (T
PLL
) is typically 2 ms and follows
the oscillator start-up time-out.
4.5.4
TIME-OUT SEQUENCE
On power-up, the time-out sequence is as follows:
1.
After the POR pulse has cleared, PWRT time-out
is invoked (if enabled).
Then, the OST is activated.
2.
The total time-out will vary based on oscillator configu-
ration and the status of the PWRT. Figure 4-3,
Figure 4-4, Figure 4-5, Figure 4-6 and Figure 4-7 all
depict time-out sequences on power-up, with the
Power-up Timer enabled and the device operating in
HS Oscillator mode. Figures 4-3 through 4-6 also apply
to devices operating in XT or LP modes. For devices in
RC mode and with the PWRT disabled, on the other
hand, there will be no time-out at all.
Since the time-outs occur from the POR pulse, if MCLR
is kept low long enough, all time-outs will expire.
Bringing MCLR high will begin execution immediately
(Figure 4-5). This is useful for testing purposes or to
synchronize more than one PIC18FXXXX device
operating in parallel.
TABLE 4-2:
TIME-OUT IN VARIOUS SITUATIONS
Oscillator
Configuration
Power-up
(2)
and Brown-out
Exit From
Power-Managed Mode
PWRTEN =
0
PWRTEN =
1
1024 T
OSC
+ 2 ms
(2)
1024 T
OSC
—
—
—
HSPLL
HS, XT, LP
EC, ECIO
RC, RCIO
INTIO1, INTIO2
Note 1:
2:
66 ms
(1)
+ 1024 T
OSC
+ 2 ms
(2)
66 ms
(1)
+ 1024 T
OSC
66 ms
(1)
66 ms
(1)
66 ms
(1)
66 ms (65.5 ms) is the nominal Power-up Timer (PWRT) delay.
2 ms is the nominal time required for the PLL to lock.
1024 T
OSC
+ 2 ms
(2)
1024 T
OSC
—
—
—
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PDF描述
PIC18F4685 28/40/44-Pin Enhanced Flash Microcontrollers with ECAN Technology, 10-Bit A/D and nanoWatt Technology
PIC18F6525-EPTQTP 64/80-Pin High Performance, 64-Kbyte Enhanced FLASH Microcontrollers with A/D
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PIC18F6525-IPTQTP 64/80-Pin High Performance, 64-Kbyte Enhanced FLASH Microcontrollers with A/D
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