參數(shù)資料
型號(hào)： PIC17C766-33E/L
廠商： Microchip Technology
文件頁數(shù)： 7/159頁
文件大小： 0K
描述： IC MCU CMOS 33MHZ 16K EPRM84PLCC
標(biāo)準(zhǔn)包裝： 16
系列： PIC® 17C
核心處理器： PIC
芯體尺寸： 8-位
速度： 33MHz
連通性： I²C，SPI，UART/USART
外圍設(shè)備： 欠壓檢測(cè)/復(fù)位，POR，PWM，WDT
輸入/輸出數(shù)： 66
程序存儲(chǔ)器容量： 32KB（16K x 16）
程序存儲(chǔ)器類型： OTP
RAM 容量： 902 x 8
電壓 - 電源 (Vcc/Vdd)： 4.5 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 16x10b
振蕩器型： 外部
工作溫度： -40°C ~ 125°C
封裝/外殼： 84-LCC（J 形引線）
包裝： 管件
配用： AC164318-ND - MODULE SKT MPLAB PM3 84PLCC
DVA17XL841-ND - DEVICE ADAPTER FOR PIC17C762
DM173001-ND - KIT DEVELOPMENT PICDEM17
AC164027-ND - ADAPTER PICSTART PLUS 84PLCC
AC174012-ND - MODULE SKT PROMATEII 84PLCC
Section 3 Floating-Point Unit (FPU)
Page 72 of 1336
R01UH0025EJ0300 Rev. 3.00
Sep 24, 2010
SH7261 Group
3.3.2
Floating-Point Status/Control Register (FPSCR)
FPSCR is a 32-bit register that controls floating-point instructions, sets FPU exceptions, and
selects the rounding mode.
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
Bit:
000000000
0
00100
0000000001
Initial value:
RRRRRRRRR
R
R/W
R
R/W
Enable
Flag
Cause
RM1
QIS
SZ
PR
DN
RM0
Cause
R/W
R/W:
Bit:
Initial value:
R/W:
15
14
13
12
11
10
9876543210
00
R/W
Bit
Bit Name
Initial
Value
R/W
Description
31 to 23
—
All 0
R
Reserved
These bits are always read as 0. The write value should
always be 0.
22
QIS
0
R/W
Nonnunerical Processing Mode
0: Processes qNaN or
±∞ as such
1: Treats qNaN or
±∞ as the same as sNaN (valid only
when the V bit in FPSCR enable is set to 1)
21
—
0
R
Reserved
This bit is always read as 0. The write value should
always be 0.
20
SZ
0
R/W
Transfer Size Mode
0: Data size of FMOV instruction is 32-bits
1: Data size of FMOV instruction is a 32-bit register
pair (64 bits)
19
PR
0
R/W
Precision Mode
0: Floating-point instructions are executed as
single-precision operations
1: Floating-point instructions are executed as
double-precision operations (graphics support
instructions are undefined)
18
DN
1
R
Denormalization Mode (Always fixed to 1 in SH2A-
FPU)
1: Denormalized number is treated as zero
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