參數(shù)資料
型號： PIC16LC771-E/SO
廠商： Microchip Technology
文件頁數(shù)： 29/220頁
文件大?。?/td> 0K
描述： IC MCU OTP 4KX14 A/D PWM 20SOIC
標準包裝： 38
系列： PIC® 16C
核心處理器： PIC
芯體尺寸： 8-位
速度： 20MHz
連通性： I²C，SPI
外圍設備： 欠壓檢測/復位，POR，PWM，WDT
輸入/輸出數(shù)： 15
程序存儲器容量： 7KB（4K x 14）
程序存儲器類型： OTP
RAM 容量： 256 x 8
電壓 - 電源 (Vcc/Vdd)： 2.5 V ~ 5.5 V
數(shù)據轉換器： A/D 6x12b
振蕩器型： 內部
工作溫度： -40°C ~ 125°C
封裝/外殼： 20-SOIC（0.295"，7.50mm 寬）
包裝： 管件
其它名稱： PIC16LC771E/SO
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PIC16C717/770/771
DS41120B-page 122
2002 Microchip Technology Inc.
12.4
Power-On Reset (POR)
A Power-on Reset pulse is generated on-chip when a
VDD rise is detected (in the range of 1.5V - 2.1V).
Enable the internal MCLR feature to eliminate external
RC components usually needed to create a Power-on
Reset. A maximum rise time for VDD is specified. See
Electrical Specifications for details. For a long rise time,
enable external MCLR function and use circuit as
shown in Figure 12-5.
Two delay timers, (PWRT on OST), have been pro-
vided which hold the device in RESET after a POR
(dependent upon device configuration) so that all oper-
ational parameters have been met prior to releasing the
device to resume/begin normal operation.
When the device starts normal operation (exits the
RESET condition), device operating parameters (volt-
age, frequency, temperature,...) must be met to ensure
operation. If these conditions are not met, the device
must be held in RESET until the operating conditions
are met. Brown-out Reset may be used to meet the
start-up conditions, or if necessary an external POR cir-
cuit may be implemented to delay end of RESET for as
long as needed.
FIGURE 12-5:
EXTERNAL POWER-ON
RESET CIRCUIT (FOR
SLOW VDD RAMP)
12.5
Power-up Timer (PWRT)
The Power-up Timer provides a fixed TPWRT time-out
on power-up type RESETS only. For a POR, the PWRT
is invoked when the POR pulse is generated. For a
BOR, the PWRT is invoked when the device exits the
RESET condition (VDD rises above BOR trip point).
The Power-up Timer operates on an internal RC oscil-
lator. The chip is kept in RESET as long as the PWRT
is active. The PWRT’s time delay is designed to allow
VDD to rise to an acceptable level. A configuration bit is
provided to enable/disable the PWRT for the POR only.
For a BOR the PWRT is always available regardless of
the configuration bit setting.
The power-up time delay will vary from chip-to-chip due
to VDD, temperature and process variation. See DC
parameters for details.
12.6
Oscillator Start-up Timer (OST)
The Oscillator Start-up Timer (OST) provides 1024
oscillator cycle (from OSC1 input) delay after the
PWRT delay is over. This ensures that the crystal oscil-
lator or resonator has started and stabilized.
The OST time-out is invoked only for XT, LP and HS
modes and only on a power-up type RESET or a wake-
up from SLEEP.
12.7
Programmable Brown-Out Reset
(PBOR)
The Programmable Brown-out Reset module is used to
generate a RESET when the supply voltage falls below
a specified trip voltage. The trip voltage is configurable
to any one of four voltages provided by the BORV<1:0>
configuration word bits.
Configuration bit, BODEN, can disable (if clear/pro-
grammed) or enable (if set) the Brown-out Reset cir-
cuitry. If VDD falls below the specified trip point for
longer than TBOR, (parameter #35), the brown-out situ-
ation will RESET the chip. A RESET may not occur if
VDD falls below the trip point for less than TBOR. The
chip will remain in Brown-out Reset until VDD rises
above VBOR. The Power-up Timer will be invoked at
that point and will keep the chip in RESET an additional
TPWRT. If VDD drops below VBOR while the Power-up
Timer is running, the chip will go back into a Brown-out
Reset and the Power-up Timer will be re-initialized.
Once VDD rises above VBOR, the Power-up Timer will
again begin a TPWRT time delay. Even though the
PWRT is always enabled when brown-out is enabled,
the PWRT configuration word bit should be cleared
(enabled) when brown-out is enabled.
Note 1: External Power-on Reset circuit is
required only if VDD power-up slope is too
slow. The diode D helps discharge the
capacitor quickly when VDD powers down.
2: R < 40 k
is recommended to make sure
that voltage drop across R does not violate
the device’s electrical specification.
3: R1 = 100
to 1 k will limit any current
flowing into MCLR from external capacitor
C in the event of MCLR/VPP pin break-
down due to Electrostatic Discharge
(ESD) or Electrical Overstress (EOS).
4: External MCLR must be enabled
(MCLRE = 1).
C
R1
R
D
VDD
MCLR
PIC16C717/770/771
VDD
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