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參數資料
| 型號： | PFR4200MPB40 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | FlexRay Communication Controllers |
| 中文描述： | FlexRay通信控制器 |
| 文件頁數： | 211/260頁 |
| 文件大?。?/td> | 1782K |
| 代理商： | PFR4200MPB40 |
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Dual Output Voltage Regulator (VREG3V3V2)
MFR4200 Data Sheet, Rev. 0
Freescale Semiconductor
211
4.3.3
POR — Power On Reset
This functional block monitors output V
DD
. If V
DD
is below V
PORD
, signal POR is high; if it exceeds
V
PORD
, the signal goes low. The transition to low forces the CPU into the power-on sequence.
Due to its role during chip power-up, this module must be active in all operating modes of VREG3V3V2.
4.3.4
LVR — Low Voltage Reset
Block LVR monitors the primary output voltage V
DD
. If it drops below the assertion level (V
LVRA
) signal
LVR asserts and when rising above the deassertion level (V
LVRD
) signal LVR negates again. The LVR
function is available only in full-performance mode.
4.3.5
CTRL — Regulator Control
This part contains digital functionality needed to control the operating modes.
4.4
Resets
This subsection describes how VREG3V3V2 controls the reset of the CC. The reset values of registers and
signals are provided in
Section 3.2, “Memory Map and Registers”
. Possible reset sources are listed in
Table 4-2
.
4.4.1
Power On Reset
During chip power-up the digital core may not work if its supply voltage V
DD
is below the POR
deassertion level (V
PORD
). Therefore, signal POR, which forces the other blocks of the device into reset,
is kept high until V
DD
exceeds V
PORD
. Then POR becomes low and the reset generator of the device
continues the start-up sequence.
4.4.2
Low Voltage Reset
For information on low-voltage reset see
Section 4.3.4, “LVR — Low Voltage Reset”
.
Table 4-2. VREG3V3V2 — Reset Sources
Reset Source
Local Enable
Power-on reset
Always active
Low-voltage reset
Always active
相關PDF資料 |
PDF描述 |
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