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參數(shù)資料
| 型號： | pentium II processor |
| 廠商： | Intel Corp. |
| 英文描述： | 32 bit processor AT 233MHZ，266MHZ，300MHZ and 333MHZ(工作頻率233，266，300和333兆赫茲32位處理器) |
| 中文描述： | 32位處理器，233MHZ，266MHz的的300MHz和333MHz的（工作頻率23326.63萬和333兆赫茲32位處理器） |
| 文件頁數(shù)： | 31/94頁 |
| 文件大小： | 892K |
| 代理商： | PENTIUM II PROCESSOR |
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E
PENTIUM II PROCESSOR AT 233 MHZ, 266 MHZ, 300 MHZ, AND 333 MHZ
31
Table 16. System Bus AC Specifications (TAP Connection)
1
T#
Parameter
Min
Max
Unit
Figure
Notes
T30:
TCK Frequency
16.667
MHz
T31:
TCK Period
60.0
ns
7
T32:
TCK High Time
25.0
ns
7
@1.7 V
2
T33:
TCK Low Time
25.0
ns
7
@0.7 V
2
T34:
TCK Rise Time
5.0
ns
7
(0.7 V–1.7 V)
2
T35:
TCK Fall Time
5.0
ns
7
(1.7 V–0.7 V)
2
T36:
TRST# Pulse Width
40.0
ns
14
Asynchronous
2
T37:
TDI, TMS Setup Time
5.5
ns
13
4
T38:
TDI, TMS Hold Time
14.5
ns
13
4
T39:
TDO Valid Delay
2.0
13.5
ns
13
5, 6
T40:
TDO Float Delay
28.5
ns
13
2, 5, 6
T41:
Non-Test Outputs Valid
Delay
2.0
27.5
ns
13
5, 7, 8
T42:
Non-Test Inputs Setup Time
27.5
ns
13
2, 5, 7, 8
T43:
Non-Test Inputs Setup Time
5.5
ns
13
4, 7, 8
T44:
Non-Test Inputs Hold Time
14.5
ns
13
4, 7, 8
NOTES:
1.
All AC timings for the TAP signals are referenced to the TCK rising edge at 0.70 V at the processor edge fingers. All TAP
signal timings (address bus, data bus, etc.) are referenced at 1.25 V at the processor edge fingers.
Not 100% tested. Specified by design characterization.
Referenced to TCK rising edge.
Referenced to TCK falling edge.
Valid delay timing for this signal is specified to 2.5 V +5%. See Table 3 for pull-up resistor values.
Non-Test Outputs and Inputs are the normal output or input signals (besides TCK, TRST#, TDI, TDO and TMS). These
timings correspond to the response of these signals due to TAP operations.
During Debug Port operation, use the normal specified timings rather than the TAP signal timings.
2.
3.
4.
5.
6.
7.
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