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參數(shù)資料
| 型號(hào)： | PEF20542 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | 2 Channel Serial Optimized Communication Controller with DMA |
| 中文描述： | 2通道串行通信控制器的優(yōu)化與DMA |
| 文件頁(yè)數(shù)： | 69/300頁(yè) |
| 文件大?。?/td> | 3878K |
| 代理商： | PEF20542 |
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PEB 20542
PEF 20542
Functional Overview
Data Sheet
69
2000-09-14
3.2.4
Baud Rate Generator (BRG)
Each serial channel provides a baud rate generator (BRG) whose division factor is
controlled by registers
BRRL
and
BRRH
. Whether the BRG is in the clocking path or not
depends on the selected clock mode.
The clock division factor k is calculated by:
3.2.5
Clock Recovery (DPLL)
The SCC offers the advantage of recovering the received clock from the received data
by means of internal DPLL circuitry, thus eliminating the need to transfer additional clock
information via a separate serial clock line. For this purpose, the DPLL is supplied with
a
‘
reference clock
’
from the BRG which is 16 times the expected data clock rate (clock
mode 2, 3a, 6, 7a). The transmit clock may be obtained by dividing the output of the BRG
by a constant factor of 16 (clock mode 2b, 6b; bit
’
SSEL
’
in register
CCR0L
set) or also
directly from the DPLL (clock mode 3a, 7a).
The main task of the DPLL is to derive a receive clock and to adjust its phase to the
incoming data stream in order to enable optimal bit sampling.
The mechanism for clock recovery depends on the selected data encoding (see
“
Data
Encoding
”
on Page 75
).
The following functions have been implemented to facilitate a fast and reliable
synchronization:
Table 9
Register
Bit-Fields
Offset
BRRL
38
H
/88
H
BRRL/BRRH Register and Bit-Fields
Pos.
5..0
Name
BRN
Default
0
Description
Baud Rate Factor N
range N = 0..63
Baud Rate Factor M,
range M = 0..15
BRRH
39
H
/89
H
11..8
BRM
0
k
N
1
+
2
M
=
f
BRG
f
in
k
=
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PEB20542 | 2 Channel Serial Optimized Communication Controller with DMA |
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參數(shù)描述 |
|---|---|
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