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參數(shù)資料
| 型號(hào)： | PEF20321 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Multichannel Network Interface Controller for HDLC |
| 中文描述： | 多通道網(wǎng)絡(luò)接口控制器的HDLC |
| 文件頁數(shù)： | 179/366頁 |
| 文件大小： | 4832K |
| 代理商： | PEF20321 |
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PEB 20321
PEF 20321
Synchronous Serial Control (SSC) Interface
Data Sheet
179
2001-02-14
The data output pins MRST of all slave devices are connected together onto the one
receive line in this configuration. During a transfer each slave shifts out data from its shift
register. There are two ways to avoid collisions on the receive line due to different slave
data:
1.
Only one slave drives the line
, i.e. enables the driver of its MRST pin. All the other
slaves have to program there MRST pins to input. So only one slave can put its data
onto the master
’
s receive line. Only receiving of data from the master is possible. The
master selects the slave device from which it expects data either by separate select
lines, or by sending a special command to this slave. The selected slave then switches
its MRST line to output, until it gets a deselection signal or command.
2.
The slaves use open drain output on MRST
. This forms a Wired-AND connection.
The receive line needs an external pullup in this case. Corruption of the data on the
receive line sent by the selected slave is avoided, when all slaves which are not
selected for transmission to the master only send
‘
1s
’
. Since this high level is not
actively driven onto the line, but only held through the pullup device, the selected slave
can pull this line actively to a low level when transmitting a zero bit. The master selects
the slave device, from which it expects data either by separate select lines, or by
sending a special command to this slave.
After performing all necessary initializations of the SSC, the serial interfaces can be
enabled. For a master device, the alternate clock line will now go to its programmed
polarity. The alternate data line will go to either
‘
0
’
or
‘
1
’
, until the first transfer will start.
After a transfer the alternate data line will always remain at the logic level of the last
transmitted data bit.
When the serial interface is enabled, the master device can initiate the first data transfer
by writing the Tx data into Tx Buffer Register SSCTB. This value is copied into the shift
register (which is assumed to be empty at this time), and the selected first bit of the Tx
data will be placed onto the MTSR line on the next clock from the Baudrate Generator
(transmission only starts, if SSCEN =
‘
1
’
). Depending on the selected clock phase, a
clock pulse will also be generated on the MCLK line. With the opposite clock edge the
master at the same time latches and shifts in the data detected at its input line MRST.
This
‘
exchanges
’
the Tx data with the Rx data. Since the clock line is connected to all
slaves, their shift registers will be shifted synchronously with the master
’
s shift register,
shifting out the data contained in the registers, and shifting in the data detected at the
input line. After the preprogrammed number of clock pulses (via the data width selection)
the data transmitted by the master is contained in all slaves
’
shift registers, while the
master
’
s shift register holds the data of the selected slave. The contents of the shift
register of the master and all slaves are copied into the Rx Buffer Register SSCRB and
the Rx interrupt flag SSCRXI is set.
A slave device will immediately output the selected first bit (MSB or LSB of the transfer
data) at pin MRST, when the contents of the Tx buffer are copied into the slave
’
s shift
register. It will not wait for the next clock from the baudrate generator, as the master
does. The reason is that, depending on the selected clock phase, the first clock edge
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PDF描述 |
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