參數(shù)資料
型號： PEB20534
廠商： INFINEON TECHNOLOGIES AG
英文描述： DMA Supported Serial Communication Controller with 4 Channels
中文描述： DMA的支持串行通信控制器，4通道
文件頁數(shù)： 73/439頁
文件大小： 4985K
代理商： PEB20534
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PEB 20534
PEF 20534
DMA Controller and Central FIFOs
Data Sheet
73
2000-05-30
In details the DMA controller reads a receive buffer descriptor, calculates the maximum
data buffer size and the data buffer address and transfers data up to the burst size from
the receive FIFO into the data buffer. For a frame longer than the burst size, this
operation is repeated as long as data is available in the FIFO. For more information
about FIFO control see
Chapter 5.2
).
After the data buffer has been filled, the controller writes the number of stored bytes into
the descriptor, marks the descriptor
“
completed
”
and branches to the next descriptor.
When a frame end (HDLC) or block end (e.g. termination character or time out in ASYNC
mode) is detected and all data has been transferred, the DMA controller writes the
Frame End Descriptor Pointer to the descriptor containing the beginning of the frame. A
maskable interrupt status entry is written into the interrupt queue, if initiated by the host.
As a last transaction the DMA controller writes the number of bytes stored in the last
buffer as well as a DMA controller related status byte in the descriptor.
The DMA controller related status byte indicates, if the frame or block was ended
normally or by a receiver reset command or by a HOLD bit in the current descriptor.
4
(written by
DMAC)
FE
Frame End Indication:
This bit set to
’
1
’
indicates that this descriptor contains
a complete data packet or the last part of a data packet.
An
’
FI
’
interrupt is generated after completion of a
receive descriptor with FE=
’
1
’
setting.
Complete Bit:
This bit is set by the DMAC after having completed the
descriptor and corresponding data section.
The software can use this indication for memory and
linked list management.
Note: The Frame End Descriptor Pointer (DWORD 5) is
written to the receive descriptor after writing the
Complete Bit indication to DWORD 4.
Number Of Valid Bytes:
This bit field indicates the number of valid bytes stored
in the receive data buffer upon completion.
Receive Status. Refer to
Page 379
for details.
Frame End Descriptor Pointer:
This address is only written to the first descriptor of a
data packet pointing to the descriptor containing the
’
FE
’
indication of the same packet. If the complete
packet is stored in the first and only data section this
address is equal to the descriptor address.
C
BNO
STATUS
FE Descr Ptr
5
(written by
DMAC)
Table 14
Receive Descriptor Bit Field Description
(cont
’
d)
相關(guān)PDF資料
PDF描述
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PEB20534H10 制造商:Infineon Technologies AG 功能描述: 制造商:Siemens 功能描述:
PEB20534H-10 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:DMA Supported Serial Communication Controller with 4 Channels DSCC4
PEB20534H-10V2.0 制造商:Infineon Technologies AG 功能描述: 制造商:Infineon Technologies AG 功能描述:Communications Controller Circuit, 208 Pin, QFP
PEB20534H-10V2.1 制造商:Siemens 功能描述:Communications Controller Circuit, 208 Pin, QFP
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