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參數(shù)資料
| 型號： | PCI9080 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| 中文描述： | 12O兼容的PCI總線主控接口芯片的適配器和嵌入式系統(tǒng) |
| 文件頁數(shù)： | 41/192頁 |
| 文件大?。?/td> | 1551K |
| 代理商： | PCI9080 |
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SECTION 3
PCI 9080
FUNCTIONAL DESCRIPTION
PLX Technology, Inc., 1997
Page 32
Version 1.02
3.7.3.2 PCI to Local Bus DMA Transfer
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Figure 3-20. PCI to Local Bus DMA Data Transfer Operation
3.7.3.3 Unaligned Transfers
For unaligned local to PCI transfers, PCI 9080 reads a
partial Lword from the local bus. It continues to read
Lwords from the local bus. Lwords are assembled,
aligned to the PCI bus address and loaded into the
FIFO.
For PCI to local transfers, Lwords are read from the PCI
bus and loaded into the FIFO. On the local side, the
Lwords are assembled from the FIFO, aligned to the
local bus address and written to the local bus. On both
the local and PCI buses, the byte enables for writes
determine LA[1:0] for the start of a transfer. For the last
transfer, the byte enables specify the bytes to be written.
All reads are Lwords.
3.7.4 Demand Mode DMA
DMA Mode Register bit 15 (BLAST mode for demand
mode DMA), determines the number of Lwords
transferred after a DMA controllers DREQ[1:0]# input is
de-asserted.
If BLAST# output is not required for the last Lword of the
DMA transfer (bit 15 = 1), the DMA controller releases
the data bus after it receives an external READYi# or the
internal wait state counter decrements to a value of 0 for
the current Lword. If DMA controller is currently bursting
data, which is not the last data phase for the burst,
BLAST# output will not be asserted.
If BLAST# output is required for the last Lword of the
DMA transfer (bit 15 = 0), the DMA controller transfers
one or two Lwords. If DREQ[1:0]# is de-asserted during
the address phase of the first transfer in a PCI 9080
local bus ownership (ADS#, LHOLDA asserted), the
DMA controller completes the current Lword. If
DREQ[1:0]# is de-asserted during any phase other than
the address phase of the first transfer in a PCI 9080
local bus ownership, the DMA controller completes the
current Lword, and one additional Lword (this allows
BLAST# output to be asserted during the final Lword). If
DMA FIFO is full/empty after the data phase in which
相關PDF資料 |
PDF描述 |
|---|---|
| PCI9060ES | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| PCI9060SD | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| PCI950PT | PC Card Support |
| PCI9656-AC66BI | Controller Miscellaneous - Datasheet Reference |
| PCIB40 | PC(ISA)BUS I/O CARD |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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| PCI9080-3 G | 功能描述:外圍驅動器與原件 - PCI 32Bit Master Chip RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray |
| PCI9080-3G | 制造商:PLX Technology 功能描述: |
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