Table 5. AC ELECTRICAL CHARACTERISTICS VDD
參數(shù)資料
型號： PCA9535ECDTR2G
廠商： ON Semiconductor
文件頁數(shù)： 17/20頁
文件大小： 0K
描述： 16-BIT I/O EXPANDER 24TSSOP
標(biāo)準(zhǔn)包裝： 2,500
接口： I²C 總線，SM 總線
輸入/輸出數(shù)： 16
中斷輸出： 是
頻率 - 時鐘： 100kHz
電源電壓： 1.65 V ~ 5.5 V
工作溫度： -55°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 24-TSSOP
包裝： 帶卷 (TR)
包括： *
PCA9535E, PCA9535EC
http://onsemi.com
6
Table 5. AC ELECTRICAL CHARACTERISTICS VDD = 1.65 V to 5.5 V; TA = 55°C to +125°C, unless otherwise specified.
Symbol
Parameter
Standard Mode
Fast Mode
Fast Mode +
Unit
Min
Max
Min
Max
Min
Max
fSCL
SCL Clock Frequency
0
0.1
0
0.4
0
1.0
MHz
tBUF
BusFree Time between a STOP and START
Condition
4.7
1.3
0.5
ms
tHD:STA
Hold Time (Repeated) START Condition
4.0
0.6
0.26
ms
tSU:STA
Setup Time for a Repeated START Condition
4.7
0.6
0.26
ms
tSU:STO
Setup Time for STOP Condition
4.0
0.6
0.26
ms
tHD:DAT
Data Hold Time
0
ns
tVD:ACK
Data Valid Acknowledge Time (Note 10)
0.3
3.45
0.1
0.9
0.05
0.45
ms
tVD:DAT
Data Valid Time (Note 11)
300
50
450
ns
tSU:DAT
Data Setup Time
250
100
50
ns
tLOW
LOW Period of SCL
4.7
1.3
0.5
ms
tHIGH
HIGH Period of SCL
4.0
0.6
0.26
ms
tf
Fall Time of SDA and SCL (Notes 13 and 14)
300
20 +
0.1Cb
(Note 12)
300
120
ns
tr
Rise Time of SDA and SCL
1000
20 +
0.1Cb
(Note 12)
300
120
ns
tSP
Pulse Width of Spikes Suppressed by Input
Filter (Note 15)
50
ns
PORT TIMING: CL v 100 pF (See Figures 6, 9 and 10)
tV(Q)
Data Output Valid Time (VDD = 4.5 V to 5.5 V)
(VDD = 2.3 V to 4.5 V)
(VDD = 1.65 V to 2.3 V)
200
350
550
200
350
550
200
350
550
ns
tSU(D)
Data Input Setup Time
100
ns
tH(D)
Data Input Hold Time
1
ms
INTERRUPT TIMING: CL v 100 pF (See Figures 9 and 10)
tV(INT_N)
Data Valid Time
4
ms
tRST(INT_N)
Reset Delay Time
4
ms
10.tVD:ACK = time for Acknowledgment signal from SCL LOW to SDA (out) LOW.
11. tVD:DAT = minimum time for SDA data out to be valid following SCL LOW.
12.Cb = total capacitance of one bus line in pF.
13.A master device must internally provide a hold time of al least 300 ns for the SDA signal (refer to VIL of the SCL signal) in order to bridge
the undefined region SCL’s falling edge.
14.The maximum tf for the SDA and SCL bus lines is specified at 300 ns. The maximum fall time for the SDA output stage tf is specified at
250 ns. This allows series protection resistors to be connected between the SDA and the SCL pins and the SDA/SCL bus lines without
exceeding the maximum specified tf.
15.Input filters on the SDA and SCL inputs suppress noise spikes less than 50 ns.
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PDF描述
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