參數(shù)資料
型號(hào)： P2V28S30ATP-8
廠商： Vanguard International Semiconductor Corporation
英文描述： 128Mb SDRAM Specification
中文描述： 128Mb的SDRAM內(nèi)存規(guī)格
文件頁(yè)數(shù)： 34/51頁(yè)
文件大?。?/td> 652K
代理商： P2V28S30ATP-8
JULY.2000
Rev.2.2
128Mb Synchronous DRAM
P2V28S20ATP-7,-75,-8 (4-BANK x 8,388,608-WORD x 4-BIT)
P2V28S30ATP-7,-75,-8 (4-BANK x 4,194,304-WORD x 8-BIT)
P2V28S40ATP-7,-75,-8 (4-BANK x 2,097,152-WORD x 16-BIT)
Any AC timing is referenced
to the input signal passing
through 1.4V.
Input Pulse Levels:0.8V-2.0V
Input Timing Measurement Level:1.4V
CLK
DQ
1.4V
1.4V
Symbol
Parameter
Limits
-75
Unit
-7
tCLK
CLK cycle time
CL=2
ns
CL=3
ns
tCH
tCL
CLK High pulse width
CLK Low pulse width
ns
ns
tT
Transition time of CLK
ns
tIS
Input Setup time
(all inputs)
ns
tIH
Input Hold time
(all inputs)
ns
tRC
Row Cycle time
tRCD
Row to Column Delay
tRAS
Row Active time
tRP
tWR
Row Precharge time
Write Recovery time
tRRD
Act to Act Delay time
tRSC
Mode Register Set Cycle time
tREF
Refresh Interval time
-8
7
(Ta=0 - 70
C, Vdd=VddQ=3.3±0.3V,Vss=VssQ=0V, unless otherwise noted)
ms
Max.
10
64
100K
Max.
10
64
100K
ns
ns
ns
Max.
10
64
100K
ns
ns
ns
ns
tRFC
Refresh Cycle Time
Min.
7
2.5
2.5
1.5
1
0.8
63
-
45
20
14
14
14
20
70
Min.
10
7.5
2.5
1.3
0.8
2.5
1
67.5
45
20
15
15
15
20
75
2
0.8
Min.
10
8
3
3
1
0
48
20
20
20
20
20
80
ns
Page-33
AC TIMING REQUIREMENTS
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PDF描述
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