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參數(shù)資料
| 型號： | OR2T04A4J160I-DB |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 100 CLBS, 4800 GATES, PQFP160 |
| 封裝： | QFP-160 |
| 文件頁數(shù)： | 151/196頁 |
| 文件大?。?/td> | 3475K |
| 代理商： | OR2T04A4J160I-DB |
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Data Sheet
ORCA Series 2 FPGAs
January 2003
58
Lattice Semiconductor
Special Function Blocks (continued)
There are four ORCA-dened instructions. The PLC
scan rings 1 and 2 (PSR1, PSR2) allow user-dened
internal scan paths using the PLC latches/FFs. The
RAM_Write Enable (RAM_W) instruction allows the
user to serially congure the FPGA through TDI. The
RAM_Read Enable (RAM_R) allows the user to read
back RAM contents on TDO after conguration.
ORCA Boundary-Scan Circuitry
The ORCA Series boundary-scan circuitry includes a
test access port controller (TAPC), instruction register
(IR), boundary-scan register (BSR), and bypass regis-
ter. It also includes circuitry to support the four pre-
dened instructions.
Figure 49 shows a functional diagram of the boundary-
scan circuitry that is implemented in the ORCA series.
The input pins’ (TMS, TCK, and TDI) locations vary
depending on the part, and the output pin is the dedi-
cated TDO/RD_DATA output pad. Test data in (TDI) is
the serial input data. Test mode select (TMS) controls
the boundary-scan test access port controller (TAPC).
Test clock (TCK) is the test clock on the board.
The BSR is a series connection of boundary-scan cells
(BSCs) around the periphery of the IC. Each I/O pad on
the FPGA, except for CCLK, DONE, and the boundary-
scan pins (TCK, TDI, TMS, and TDO), is included in the
BSR. The rst BSC in the BSR (connected to TDI) is
located in the rst PIC I/O pad on the left of the top side
of the FPGA (PTA PIC). The BSR proceeds clockwise
around the top, right, bottom, and left sides of the array.
The last BSC in the BSR (connected to TDO) is located
on the top of the left side of the array (PLA3).
The bypass instruction uses a single FF which resyn-
chronizes test data that is not part of the current scan
operation. In a bypass instruction, test data received on
TDI is shifted out of the bypass register to TDO. Since
the BSR (which requires a two FF delay for each pad)
is bypassed, test throughput is increased when devices
that are not part of a test operation are bypassed.
The boundary-scan logic is enabled before and during
conguration. After conguration, a conguration
option determines whether or not boundary-scan logic
is used.
The 32-bit boundary-scan identication register con-
tains the manufacturer’s ID number, unique part num-
ber, and version, but is not implemented in the ORCA
series of FPGAs. If boundary scan is not used, TMS,
TDI, and TCK become user I/Os, and TDO is 3-stated
or used in the readback operation.
5-2840(C).r7
Figure 49. ORCA Series Boundary-Scan Circuitry Functional Diagram
TAP
CONTROLLER
BOUNDARY-SCAN REGISTER
PSR2 REGISTER (PLCs)
BYPASS REGISTER
DATA
MUX
INSTRUCTION DECODER
INSTRUCTION REGISTER
M
U
X
RESET
CLOCK-IR
SHIFT-IR
UPDATE-IR
PUR
TDO
SELECT
ENABLE
RESET
CLOCK-DR
SHIFT-DR
UPDATE-DR
TDI
DATA REGISTERS
PSR1 REGISTER (PLCs)
CONFIGURATION REGISTER
(RAM_R, RAM_W)
I/O BUFFERS
VDD
TMS
VDD
TCK
VDD
PRGM
VDD
相關PDF資料 |
PDF描述 |
|---|---|
| OR2T04A4M84-D | FPGA, 100 CLBS, 4800 GATES, PQCC84 |
| OR2T04A4M84I-D | FPGA, 100 CLBS, 4800 GATES, PQCC84 |
| OR2T04A5J160-DB | FPGA, 100 CLBS, 4800 GATES, PQFP160 |
| OR2T04A5M84-D | FPGA, 100 CLBS, 4800 GATES, PQCC84 |
| OR2C26A3BA352I-DB | FPGA, 576 CLBS, 27600 GATES, PBGA352 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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| OR2T04A-4J84I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-4M100 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
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