參數(shù)資料
型號(hào)： NT5DS64M4AW-6
廠商： Electronic Theatre Controls, Inc.
英文描述： 256Mb DDR333/300 SDRAM
中文描述： 256Mb的DDR333/300內(nèi)存
文件頁(yè)數(shù)： 22/27頁(yè)
文件大?。?/td> 269K
代理商： NT5DS64M4AW-6
NT5DS64M4AT NT5DS64M4AW
NT5DS32M8AT NT5DS32M8AW
256Mb DDR333/300 SDRAM
Preliminary
10/01
22
NANYA TECHNOLOGY CORP
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Electrical Characteristics & AC Timing - Absolute Specifications
(0
°
C
≤
T
A
≤
70
°
C
;
V
DDQ
= 2.5V
±
0.2V; V
DD
= 2.5V
±
0.2V, See AC Characteristics) (Part 1 of 2)
Symbol
Parameter
DDR333
(-6)
DDR300
(-66)
Unit
Notes
Min
Max
Min
Max
t
AC
DQ output access time from CK/CK
0.7
+
0.7
0.75
+
0.75
ns
1-4
t
DQSCK
DQS output access time from CK/CK
0.7
+
0.7
0.75
+
0.75
ns
1-4
t
CH
CK high-level width
0.45
0.55
0.45
0.55
t
CK
1-4
t
CL
CK low-level width
0.45
0.55
0.45
0.55
t
CK
1-4
t
CK
Clock cycle time
CL = 2.5
6
12
6.6
12
ns
1-4
CL = 2.0
7.5
12
7.5
12
t
DH
DQ and DM input hold time
0.45
0.5
ns
1-4,
15,16
t
DS
DQ and DM input setup time
0.45
0.5
ns
1-4,
15,16
t
DIPW
DQ and DM input pulse width (each input)
1.75
1.75
ns
1-4
t
HZ
Data-out high-impedance time from CK/CK
0.7
+
0.7
0.75
+
0.57
ns
1-4, 5
t
LZ
Data-out low-impedance time from CK/CK
0.7
+
0.7
0.75
+
0.75
ns
1-4, 5
t
DQSQ
DQS-DQ skew (DQS & associated DQ signals)
+
0.4
+
0.5
ns
1-4
t
HP
minimum half clk period for any given cycle;
defined by clk high (t
CH
) or clk low (t
CL
) time
min
(t
CH,
t
CL)
min
(t
CH,
t
CL)
t
CK
1-4
t
QH
Data output hold time from DQS
t
HP
- t
QHS
t
HP
- t
QHS
t
CK
1-4
t
DQSS
Write command to 1st DQS latching
transition
0.75
1.25
0.75
1.25
t
CK
1-4
t
DQSL,H
DQS input low (high) pulse width (write cycle)
0.35
0.35
t
CK
1-4
t
DSS
DQS falling edge to CK setup time (write cycle)
0.2
0.2
t
CK
1-4
t
DSH
DQS falling edge hold time from CK (write cycle)
0.2
0.2
t
CK
1-4
t
MRD
Mode register set command cycle time
2 x t
CK
2 x t
CK
ns
1-4
t
WPRES
Write preamble setup time
0
0
ns
1-4, 7
t
WPST
Write postamble
0.40
0.60
0.40
0.60
t
CK
1-4, 6
t
WPRE
Write preamble
0.25
0.25
t
CK
1-4
t
IH
Address and control input hold time
(fast slew rate)
0.75
0.9
ns
2-4,
9,11,12
t
IS
Address and control input setup time
(fast slew rate)
0.75
0.9
ns
2-4,
9,11,12
t
IH
Address and control input hold time
(slow slew rate)
0.8
1.0
ns
2-4, 10,
11,12,14
t
IS
Address and control input setup time
(slow slew rate)
0.8
1.0
ns
2-4, 10,
11,12,14
t
IPW
Input pulse width
2.2
2.2
ns
2-4, 12
t
RPRE
Read preamble
0.9
1.1
0.9
1.1
t
CK
1-4
t
RPST
Read postamble
0.40
0.60
0.40
0.60
t
CK
1-4
t
RAS
Active to Precharge command
42
120,000
45
120,000
ns
1-4
相關(guān)PDF資料
PDF描述
NT5DS64M4AW-66 256Mb DDR333/300 SDRAM
NT5DS32M8AT 256Mb DDR333/300 SDRAM
NT5DS32M8AT-6 256Mb DDR333/300 SDRAM
NT5DS32M8AT-66 256Mb DDR333/300 SDRAM
NT5SV16M16AT 256Mb Synchronous DRAM
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參數(shù)描述
NT5DS64M4AW-66 制造商:未知廠家 制造商全稱:未知廠家 功能描述:256Mb DDR333/300 SDRAM
NT5DS64M4AW-75B 制造商:未知廠家 制造商全稱:未知廠家 功能描述:256Mb Double Data Rate SDRAM
NT5DS64M4AW-7K 制造商:未知廠家 制造商全稱:未知廠家 功能描述:256Mb Double Data Rate SDRAM
NT5DS64M4AW-8B 制造商:未知廠家 制造商全稱:未知廠家 功能描述:256Mb Double Data Rate SDRAM
NT5DS64M4CS 制造商:NANOAMP 制造商全稱:NANOAMP 功能描述:256Mb DDR Synchronous DRAM
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